35 #ifndef __ALT_SOCAL_PINMUX_H__
36 #define __ALT_SOCAL_PINMUX_H__
112 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_LSB 0
114 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_MSB 3
116 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_WIDTH 4
118 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_SET_MSK 0x0000000f
120 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_CLR_MSK 0xfffffff0
122 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_RESET 0xf
124 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
126 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
137 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_LSB 4
139 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_MSB 31
141 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_WIDTH 28
143 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_SET_MSK 0xfffffff0
145 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_CLR_MSK 0x0000000f
147 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_RESET 0x0
149 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
151 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
164 struct ALT_PINMUX_SHARED_3V_IO_Q1_1_s
167 const uint32_t Reserved : 28;
171 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_1_s ALT_PINMUX_SHARED_3V_IO_Q1_1_t;
175 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_RESET 0x0000000f
177 #define ALT_PINMUX_SHARED_3V_IO_Q1_1_OFST 0x0
239 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_LSB 0
241 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_MSB 3
243 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_WIDTH 4
245 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_SET_MSK 0x0000000f
247 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_CLR_MSK 0xfffffff0
249 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_RESET 0xf
251 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
253 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
264 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_LSB 4
266 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_MSB 31
268 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_WIDTH 28
270 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_SET_MSK 0xfffffff0
272 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_CLR_MSK 0x0000000f
274 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_RESET 0x0
276 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
278 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
291 struct ALT_PINMUX_SHARED_3V_IO_Q1_2_s
294 const uint32_t Reserved : 28;
298 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_2_s ALT_PINMUX_SHARED_3V_IO_Q1_2_t;
302 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_RESET 0x0000000f
304 #define ALT_PINMUX_SHARED_3V_IO_Q1_2_OFST 0x4
366 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_LSB 0
368 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_MSB 3
370 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_WIDTH 4
372 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_SET_MSK 0x0000000f
374 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_CLR_MSK 0xfffffff0
376 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_RESET 0xf
378 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
380 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
391 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_LSB 4
393 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_MSB 31
395 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_WIDTH 28
397 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_SET_MSK 0xfffffff0
399 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_CLR_MSK 0x0000000f
401 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_RESET 0x0
403 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
405 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
418 struct ALT_PINMUX_SHARED_3V_IO_Q1_3_s
421 const uint32_t Reserved : 28;
425 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_3_s ALT_PINMUX_SHARED_3V_IO_Q1_3_t;
429 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_RESET 0x0000000f
431 #define ALT_PINMUX_SHARED_3V_IO_Q1_3_OFST 0x8
493 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_LSB 0
495 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_MSB 3
497 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_WIDTH 4
499 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_SET_MSK 0x0000000f
501 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_CLR_MSK 0xfffffff0
503 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_RESET 0xf
505 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
507 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
518 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_LSB 4
520 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_MSB 31
522 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_WIDTH 28
524 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_SET_MSK 0xfffffff0
526 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_CLR_MSK 0x0000000f
528 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_RESET 0x0
530 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
532 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
545 struct ALT_PINMUX_SHARED_3V_IO_Q1_4_s
548 const uint32_t Reserved : 28;
552 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_4_s ALT_PINMUX_SHARED_3V_IO_Q1_4_t;
556 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_RESET 0x0000000f
558 #define ALT_PINMUX_SHARED_3V_IO_Q1_4_OFST 0xc
620 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_LSB 0
622 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_MSB 3
624 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_WIDTH 4
626 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_SET_MSK 0x0000000f
628 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_CLR_MSK 0xfffffff0
630 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_RESET 0xf
632 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
634 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
645 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_LSB 4
647 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_MSB 31
649 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_WIDTH 28
651 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_SET_MSK 0xfffffff0
653 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_CLR_MSK 0x0000000f
655 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_RESET 0x0
657 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
659 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
672 struct ALT_PINMUX_SHARED_3V_IO_Q1_5_s
675 const uint32_t Reserved : 28;
679 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_5_s ALT_PINMUX_SHARED_3V_IO_Q1_5_t;
683 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_RESET 0x0000000f
685 #define ALT_PINMUX_SHARED_3V_IO_Q1_5_OFST 0x10
747 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_LSB 0
749 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_MSB 3
751 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_WIDTH 4
753 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_SET_MSK 0x0000000f
755 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_CLR_MSK 0xfffffff0
757 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_RESET 0xf
759 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
761 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
772 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_LSB 4
774 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_MSB 31
776 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_WIDTH 28
778 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_SET_MSK 0xfffffff0
780 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_CLR_MSK 0x0000000f
782 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_RESET 0x0
784 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
786 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
799 struct ALT_PINMUX_SHARED_3V_IO_Q1_6_s
802 const uint32_t Reserved : 28;
806 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_6_s ALT_PINMUX_SHARED_3V_IO_Q1_6_t;
810 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_RESET 0x0000000f
812 #define ALT_PINMUX_SHARED_3V_IO_Q1_6_OFST 0x14
874 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_LSB 0
876 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_MSB 3
878 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_WIDTH 4
880 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_SET_MSK 0x0000000f
882 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_CLR_MSK 0xfffffff0
884 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_RESET 0xf
886 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
888 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
899 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_LSB 4
901 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_MSB 31
903 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_WIDTH 28
905 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_SET_MSK 0xfffffff0
907 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_CLR_MSK 0x0000000f
909 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_RESET 0x0
911 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
913 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
926 struct ALT_PINMUX_SHARED_3V_IO_Q1_7_s
929 const uint32_t Reserved : 28;
933 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_7_s ALT_PINMUX_SHARED_3V_IO_Q1_7_t;
937 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_RESET 0x0000000f
939 #define ALT_PINMUX_SHARED_3V_IO_Q1_7_OFST 0x18
1001 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_LSB 0
1003 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_MSB 3
1005 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_WIDTH 4
1007 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_SET_MSK 0x0000000f
1009 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_CLR_MSK 0xfffffff0
1011 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_RESET 0xf
1013 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1015 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
1026 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_LSB 4
1028 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_MSB 31
1030 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_WIDTH 28
1032 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_SET_MSK 0xfffffff0
1034 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_CLR_MSK 0x0000000f
1036 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_RESET 0x0
1038 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1040 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1042 #ifndef __ASSEMBLY__
1053 struct ALT_PINMUX_SHARED_3V_IO_Q1_8_s
1056 const uint32_t Reserved : 28;
1060 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_8_s ALT_PINMUX_SHARED_3V_IO_Q1_8_t;
1064 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_RESET 0x0000000f
1066 #define ALT_PINMUX_SHARED_3V_IO_Q1_8_OFST 0x1c
1128 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_LSB 0
1130 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_MSB 3
1132 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_WIDTH 4
1134 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_SET_MSK 0x0000000f
1136 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_CLR_MSK 0xfffffff0
1138 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_RESET 0xf
1140 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1142 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
1153 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_LSB 4
1155 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_MSB 31
1157 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_WIDTH 28
1159 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_SET_MSK 0xfffffff0
1161 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_CLR_MSK 0x0000000f
1163 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_RESET 0x0
1165 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1167 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1169 #ifndef __ASSEMBLY__
1180 struct ALT_PINMUX_SHARED_3V_IO_Q1_9_s
1183 const uint32_t Reserved : 28;
1187 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_9_s ALT_PINMUX_SHARED_3V_IO_Q1_9_t;
1191 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_RESET 0x0000000f
1193 #define ALT_PINMUX_SHARED_3V_IO_Q1_9_OFST 0x20
1255 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_LSB 0
1257 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_MSB 3
1259 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_WIDTH 4
1261 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_SET_MSK 0x0000000f
1263 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_CLR_MSK 0xfffffff0
1265 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_RESET 0xf
1267 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1269 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
1280 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_LSB 4
1282 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_MSB 31
1284 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_WIDTH 28
1286 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_SET_MSK 0xfffffff0
1288 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_CLR_MSK 0x0000000f
1290 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_RESET 0x0
1292 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1294 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1296 #ifndef __ASSEMBLY__
1307 struct ALT_PINMUX_SHARED_3V_IO_Q1_10_s
1310 const uint32_t Reserved : 28;
1314 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_10_s ALT_PINMUX_SHARED_3V_IO_Q1_10_t;
1318 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_RESET 0x0000000f
1320 #define ALT_PINMUX_SHARED_3V_IO_Q1_10_OFST 0x24
1382 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_LSB 0
1384 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_MSB 3
1386 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_WIDTH 4
1388 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_SET_MSK 0x0000000f
1390 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_CLR_MSK 0xfffffff0
1392 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_RESET 0xf
1394 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1396 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
1407 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_LSB 4
1409 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_MSB 31
1411 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_WIDTH 28
1413 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_SET_MSK 0xfffffff0
1415 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_CLR_MSK 0x0000000f
1417 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_RESET 0x0
1419 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1421 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1423 #ifndef __ASSEMBLY__
1434 struct ALT_PINMUX_SHARED_3V_IO_Q1_11_s
1437 const uint32_t Reserved : 28;
1441 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_11_s ALT_PINMUX_SHARED_3V_IO_Q1_11_t;
1445 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_RESET 0x0000000f
1447 #define ALT_PINMUX_SHARED_3V_IO_Q1_11_OFST 0x28
1509 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_LSB 0
1511 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_MSB 3
1513 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_WIDTH 4
1515 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_SET_MSK 0x0000000f
1517 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_CLR_MSK 0xfffffff0
1519 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_RESET 0xf
1521 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1523 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
1534 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_LSB 4
1536 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_MSB 31
1538 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_WIDTH 28
1540 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_SET_MSK 0xfffffff0
1542 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_CLR_MSK 0x0000000f
1544 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_RESET 0x0
1546 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1548 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1550 #ifndef __ASSEMBLY__
1561 struct ALT_PINMUX_SHARED_3V_IO_Q1_12_s
1564 const uint32_t Reserved : 28;
1568 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q1_12_s ALT_PINMUX_SHARED_3V_IO_Q1_12_t;
1572 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_RESET 0x0000000f
1574 #define ALT_PINMUX_SHARED_3V_IO_Q1_12_OFST 0x2c
1636 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_LSB 0
1638 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_MSB 3
1640 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_WIDTH 4
1642 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_SET_MSK 0x0000000f
1644 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_CLR_MSK 0xfffffff0
1646 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_RESET 0xf
1648 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1650 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
1661 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_LSB 4
1663 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_MSB 31
1665 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_WIDTH 28
1667 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_SET_MSK 0xfffffff0
1669 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_CLR_MSK 0x0000000f
1671 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_RESET 0x0
1673 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1675 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1677 #ifndef __ASSEMBLY__
1688 struct ALT_PINMUX_SHARED_3V_IO_Q2_1_s
1691 const uint32_t Reserved : 28;
1695 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_1_s ALT_PINMUX_SHARED_3V_IO_Q2_1_t;
1699 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_RESET 0x0000000f
1701 #define ALT_PINMUX_SHARED_3V_IO_Q2_1_OFST 0x30
1763 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_LSB 0
1765 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_MSB 3
1767 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_WIDTH 4
1769 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_SET_MSK 0x0000000f
1771 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_CLR_MSK 0xfffffff0
1773 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_RESET 0xf
1775 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1777 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
1788 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_LSB 4
1790 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_MSB 31
1792 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_WIDTH 28
1794 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_SET_MSK 0xfffffff0
1796 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_CLR_MSK 0x0000000f
1798 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_RESET 0x0
1800 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1802 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1804 #ifndef __ASSEMBLY__
1815 struct ALT_PINMUX_SHARED_3V_IO_Q2_2_s
1818 const uint32_t Reserved : 28;
1822 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_2_s ALT_PINMUX_SHARED_3V_IO_Q2_2_t;
1826 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_RESET 0x0000000f
1828 #define ALT_PINMUX_SHARED_3V_IO_Q2_2_OFST 0x34
1890 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_LSB 0
1892 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_MSB 3
1894 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_WIDTH 4
1896 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_SET_MSK 0x0000000f
1898 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_CLR_MSK 0xfffffff0
1900 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_RESET 0xf
1902 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1904 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
1915 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_LSB 4
1917 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_MSB 31
1919 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_WIDTH 28
1921 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_SET_MSK 0xfffffff0
1923 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_CLR_MSK 0x0000000f
1925 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_RESET 0x0
1927 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1929 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1931 #ifndef __ASSEMBLY__
1942 struct ALT_PINMUX_SHARED_3V_IO_Q2_3_s
1945 const uint32_t Reserved : 28;
1949 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_3_s ALT_PINMUX_SHARED_3V_IO_Q2_3_t;
1953 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_RESET 0x0000000f
1955 #define ALT_PINMUX_SHARED_3V_IO_Q2_3_OFST 0x38
2017 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_LSB 0
2019 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_MSB 3
2021 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_WIDTH 4
2023 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_SET_MSK 0x0000000f
2025 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_CLR_MSK 0xfffffff0
2027 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_RESET 0xf
2029 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2031 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
2042 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_LSB 4
2044 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_MSB 31
2046 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_WIDTH 28
2048 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_SET_MSK 0xfffffff0
2050 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_CLR_MSK 0x0000000f
2052 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_RESET 0x0
2054 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2056 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2058 #ifndef __ASSEMBLY__
2069 struct ALT_PINMUX_SHARED_3V_IO_Q2_4_s
2072 const uint32_t Reserved : 28;
2076 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_4_s ALT_PINMUX_SHARED_3V_IO_Q2_4_t;
2080 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_RESET 0x0000000f
2082 #define ALT_PINMUX_SHARED_3V_IO_Q2_4_OFST 0x3c
2144 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_LSB 0
2146 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_MSB 3
2148 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_WIDTH 4
2150 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_SET_MSK 0x0000000f
2152 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_CLR_MSK 0xfffffff0
2154 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_RESET 0xf
2156 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2158 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
2169 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_LSB 4
2171 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_MSB 31
2173 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_WIDTH 28
2175 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_SET_MSK 0xfffffff0
2177 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_CLR_MSK 0x0000000f
2179 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_RESET 0x0
2181 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2183 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2185 #ifndef __ASSEMBLY__
2196 struct ALT_PINMUX_SHARED_3V_IO_Q2_5_s
2199 const uint32_t Reserved : 28;
2203 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_5_s ALT_PINMUX_SHARED_3V_IO_Q2_5_t;
2207 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_RESET 0x0000000f
2209 #define ALT_PINMUX_SHARED_3V_IO_Q2_5_OFST 0x40
2271 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_LSB 0
2273 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_MSB 3
2275 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_WIDTH 4
2277 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_SET_MSK 0x0000000f
2279 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_CLR_MSK 0xfffffff0
2281 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_RESET 0xf
2283 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2285 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
2296 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_LSB 4
2298 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_MSB 31
2300 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_WIDTH 28
2302 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_SET_MSK 0xfffffff0
2304 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_CLR_MSK 0x0000000f
2306 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_RESET 0x0
2308 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2310 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2312 #ifndef __ASSEMBLY__
2323 struct ALT_PINMUX_SHARED_3V_IO_Q2_6_s
2326 const uint32_t Reserved : 28;
2330 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_6_s ALT_PINMUX_SHARED_3V_IO_Q2_6_t;
2334 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_RESET 0x0000000f
2336 #define ALT_PINMUX_SHARED_3V_IO_Q2_6_OFST 0x44
2398 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_LSB 0
2400 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_MSB 3
2402 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_WIDTH 4
2404 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_SET_MSK 0x0000000f
2406 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_CLR_MSK 0xfffffff0
2408 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_RESET 0xf
2410 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2412 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
2423 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_LSB 4
2425 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_MSB 31
2427 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_WIDTH 28
2429 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_SET_MSK 0xfffffff0
2431 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_CLR_MSK 0x0000000f
2433 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_RESET 0x0
2435 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2437 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2439 #ifndef __ASSEMBLY__
2450 struct ALT_PINMUX_SHARED_3V_IO_Q2_7_s
2453 const uint32_t Reserved : 28;
2457 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_7_s ALT_PINMUX_SHARED_3V_IO_Q2_7_t;
2461 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_RESET 0x0000000f
2463 #define ALT_PINMUX_SHARED_3V_IO_Q2_7_OFST 0x48
2525 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_LSB 0
2527 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_MSB 3
2529 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_WIDTH 4
2531 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_SET_MSK 0x0000000f
2533 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_CLR_MSK 0xfffffff0
2535 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_RESET 0xf
2537 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2539 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
2550 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_LSB 4
2552 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_MSB 31
2554 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_WIDTH 28
2556 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_SET_MSK 0xfffffff0
2558 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_CLR_MSK 0x0000000f
2560 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_RESET 0x0
2562 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2564 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2566 #ifndef __ASSEMBLY__
2577 struct ALT_PINMUX_SHARED_3V_IO_Q2_8_s
2580 const uint32_t Reserved : 28;
2584 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_8_s ALT_PINMUX_SHARED_3V_IO_Q2_8_t;
2588 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_RESET 0x0000000f
2590 #define ALT_PINMUX_SHARED_3V_IO_Q2_8_OFST 0x4c
2652 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_LSB 0
2654 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_MSB 3
2656 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_WIDTH 4
2658 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_SET_MSK 0x0000000f
2660 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_CLR_MSK 0xfffffff0
2662 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_RESET 0xf
2664 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2666 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
2677 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_LSB 4
2679 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_MSB 31
2681 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_WIDTH 28
2683 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_SET_MSK 0xfffffff0
2685 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_CLR_MSK 0x0000000f
2687 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_RESET 0x0
2689 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2691 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2693 #ifndef __ASSEMBLY__
2704 struct ALT_PINMUX_SHARED_3V_IO_Q2_9_s
2707 const uint32_t Reserved : 28;
2711 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_9_s ALT_PINMUX_SHARED_3V_IO_Q2_9_t;
2715 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_RESET 0x0000000f
2717 #define ALT_PINMUX_SHARED_3V_IO_Q2_9_OFST 0x50
2779 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_LSB 0
2781 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_MSB 3
2783 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_WIDTH 4
2785 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_SET_MSK 0x0000000f
2787 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_CLR_MSK 0xfffffff0
2789 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_RESET 0xf
2791 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2793 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
2804 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_LSB 4
2806 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_MSB 31
2808 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_WIDTH 28
2810 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_SET_MSK 0xfffffff0
2812 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_CLR_MSK 0x0000000f
2814 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_RESET 0x0
2816 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2818 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2820 #ifndef __ASSEMBLY__
2831 struct ALT_PINMUX_SHARED_3V_IO_Q2_10_s
2834 const uint32_t Reserved : 28;
2838 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_10_s ALT_PINMUX_SHARED_3V_IO_Q2_10_t;
2842 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_RESET 0x0000000f
2844 #define ALT_PINMUX_SHARED_3V_IO_Q2_10_OFST 0x54
2906 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_LSB 0
2908 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_MSB 3
2910 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_WIDTH 4
2912 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_SET_MSK 0x0000000f
2914 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_CLR_MSK 0xfffffff0
2916 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_RESET 0xf
2918 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2920 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
2931 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_LSB 4
2933 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_MSB 31
2935 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_WIDTH 28
2937 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_SET_MSK 0xfffffff0
2939 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_CLR_MSK 0x0000000f
2941 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_RESET 0x0
2943 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2945 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2947 #ifndef __ASSEMBLY__
2958 struct ALT_PINMUX_SHARED_3V_IO_Q2_11_s
2961 const uint32_t Reserved : 28;
2965 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_11_s ALT_PINMUX_SHARED_3V_IO_Q2_11_t;
2969 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_RESET 0x0000000f
2971 #define ALT_PINMUX_SHARED_3V_IO_Q2_11_OFST 0x58
3033 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_LSB 0
3035 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_MSB 3
3037 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_WIDTH 4
3039 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_SET_MSK 0x0000000f
3041 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_CLR_MSK 0xfffffff0
3043 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_RESET 0xf
3045 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3047 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
3058 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_LSB 4
3060 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_MSB 31
3062 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_WIDTH 28
3064 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_SET_MSK 0xfffffff0
3066 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_CLR_MSK 0x0000000f
3068 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_RESET 0x0
3070 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3072 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3074 #ifndef __ASSEMBLY__
3085 struct ALT_PINMUX_SHARED_3V_IO_Q2_12_s
3088 const uint32_t Reserved : 28;
3092 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q2_12_s ALT_PINMUX_SHARED_3V_IO_Q2_12_t;
3096 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_RESET 0x0000000f
3098 #define ALT_PINMUX_SHARED_3V_IO_Q2_12_OFST 0x5c
3160 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_LSB 0
3162 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_MSB 3
3164 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_WIDTH 4
3166 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_SET_MSK 0x0000000f
3168 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_CLR_MSK 0xfffffff0
3170 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_RESET 0xf
3172 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3174 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
3185 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_LSB 4
3187 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_MSB 31
3189 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_WIDTH 28
3191 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_SET_MSK 0xfffffff0
3193 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_CLR_MSK 0x0000000f
3195 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_RESET 0x0
3197 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3199 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3201 #ifndef __ASSEMBLY__
3212 struct ALT_PINMUX_SHARED_3V_IO_Q3_1_s
3215 const uint32_t Reserved : 28;
3219 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_1_s ALT_PINMUX_SHARED_3V_IO_Q3_1_t;
3223 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_RESET 0x0000000f
3225 #define ALT_PINMUX_SHARED_3V_IO_Q3_1_OFST 0x60
3287 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_LSB 0
3289 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_MSB 3
3291 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_WIDTH 4
3293 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_SET_MSK 0x0000000f
3295 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_CLR_MSK 0xfffffff0
3297 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_RESET 0xf
3299 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3301 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
3312 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_LSB 4
3314 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_MSB 31
3316 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_WIDTH 28
3318 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_SET_MSK 0xfffffff0
3320 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_CLR_MSK 0x0000000f
3322 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_RESET 0x0
3324 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3326 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3328 #ifndef __ASSEMBLY__
3339 struct ALT_PINMUX_SHARED_3V_IO_Q3_2_s
3342 const uint32_t Reserved : 28;
3346 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_2_s ALT_PINMUX_SHARED_3V_IO_Q3_2_t;
3350 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_RESET 0x0000000f
3352 #define ALT_PINMUX_SHARED_3V_IO_Q3_2_OFST 0x64
3414 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_LSB 0
3416 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_MSB 3
3418 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_WIDTH 4
3420 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_SET_MSK 0x0000000f
3422 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_CLR_MSK 0xfffffff0
3424 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_RESET 0xf
3426 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3428 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
3439 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_LSB 4
3441 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_MSB 31
3443 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_WIDTH 28
3445 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_SET_MSK 0xfffffff0
3447 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_CLR_MSK 0x0000000f
3449 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_RESET 0x0
3451 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3453 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3455 #ifndef __ASSEMBLY__
3466 struct ALT_PINMUX_SHARED_3V_IO_Q3_3_s
3469 const uint32_t Reserved : 28;
3473 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_3_s ALT_PINMUX_SHARED_3V_IO_Q3_3_t;
3477 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_RESET 0x0000000f
3479 #define ALT_PINMUX_SHARED_3V_IO_Q3_3_OFST 0x68
3541 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_LSB 0
3543 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_MSB 3
3545 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_WIDTH 4
3547 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_SET_MSK 0x0000000f
3549 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_CLR_MSK 0xfffffff0
3551 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_RESET 0xf
3553 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3555 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
3566 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_LSB 4
3568 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_MSB 31
3570 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_WIDTH 28
3572 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_SET_MSK 0xfffffff0
3574 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_CLR_MSK 0x0000000f
3576 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_RESET 0x0
3578 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3580 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3582 #ifndef __ASSEMBLY__
3593 struct ALT_PINMUX_SHARED_3V_IO_Q3_4_s
3596 const uint32_t Reserved : 28;
3600 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_4_s ALT_PINMUX_SHARED_3V_IO_Q3_4_t;
3604 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_RESET 0x0000000f
3606 #define ALT_PINMUX_SHARED_3V_IO_Q3_4_OFST 0x6c
3668 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_LSB 0
3670 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_MSB 3
3672 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_WIDTH 4
3674 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_SET_MSK 0x0000000f
3676 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_CLR_MSK 0xfffffff0
3678 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_RESET 0xf
3680 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3682 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
3693 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_LSB 4
3695 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_MSB 31
3697 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_WIDTH 28
3699 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_SET_MSK 0xfffffff0
3701 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_CLR_MSK 0x0000000f
3703 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_RESET 0x0
3705 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3707 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3709 #ifndef __ASSEMBLY__
3720 struct ALT_PINMUX_SHARED_3V_IO_Q3_5_s
3723 const uint32_t Reserved : 28;
3727 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_5_s ALT_PINMUX_SHARED_3V_IO_Q3_5_t;
3731 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_RESET 0x0000000f
3733 #define ALT_PINMUX_SHARED_3V_IO_Q3_5_OFST 0x70
3795 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_LSB 0
3797 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_MSB 3
3799 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_WIDTH 4
3801 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_SET_MSK 0x0000000f
3803 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_CLR_MSK 0xfffffff0
3805 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_RESET 0xf
3807 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3809 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
3820 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_LSB 4
3822 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_MSB 31
3824 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_WIDTH 28
3826 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_SET_MSK 0xfffffff0
3828 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_CLR_MSK 0x0000000f
3830 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_RESET 0x0
3832 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3834 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3836 #ifndef __ASSEMBLY__
3847 struct ALT_PINMUX_SHARED_3V_IO_Q3_6_s
3850 const uint32_t Reserved : 28;
3854 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_6_s ALT_PINMUX_SHARED_3V_IO_Q3_6_t;
3858 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_RESET 0x0000000f
3860 #define ALT_PINMUX_SHARED_3V_IO_Q3_6_OFST 0x74
3922 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_LSB 0
3924 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_MSB 3
3926 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_WIDTH 4
3928 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_SET_MSK 0x0000000f
3930 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_CLR_MSK 0xfffffff0
3932 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_RESET 0xf
3934 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3936 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
3947 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_LSB 4
3949 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_MSB 31
3951 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_WIDTH 28
3953 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_SET_MSK 0xfffffff0
3955 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_CLR_MSK 0x0000000f
3957 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_RESET 0x0
3959 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3961 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3963 #ifndef __ASSEMBLY__
3974 struct ALT_PINMUX_SHARED_3V_IO_Q3_7_s
3977 const uint32_t Reserved : 28;
3981 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_7_s ALT_PINMUX_SHARED_3V_IO_Q3_7_t;
3985 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_RESET 0x0000000f
3987 #define ALT_PINMUX_SHARED_3V_IO_Q3_7_OFST 0x78
4049 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_LSB 0
4051 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_MSB 3
4053 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_WIDTH 4
4055 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_SET_MSK 0x0000000f
4057 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_CLR_MSK 0xfffffff0
4059 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_RESET 0xf
4061 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4063 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
4074 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_LSB 4
4076 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_MSB 31
4078 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_WIDTH 28
4080 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_SET_MSK 0xfffffff0
4082 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_CLR_MSK 0x0000000f
4084 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_RESET 0x0
4086 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4088 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4090 #ifndef __ASSEMBLY__
4101 struct ALT_PINMUX_SHARED_3V_IO_Q3_8_s
4104 const uint32_t Reserved : 28;
4108 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_8_s ALT_PINMUX_SHARED_3V_IO_Q3_8_t;
4112 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_RESET 0x0000000f
4114 #define ALT_PINMUX_SHARED_3V_IO_Q3_8_OFST 0x7c
4176 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_LSB 0
4178 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_MSB 3
4180 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_WIDTH 4
4182 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_SET_MSK 0x0000000f
4184 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_CLR_MSK 0xfffffff0
4186 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_RESET 0xf
4188 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4190 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
4201 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_LSB 4
4203 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_MSB 31
4205 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_WIDTH 28
4207 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_SET_MSK 0xfffffff0
4209 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_CLR_MSK 0x0000000f
4211 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_RESET 0x0
4213 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4215 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4217 #ifndef __ASSEMBLY__
4228 struct ALT_PINMUX_SHARED_3V_IO_Q3_9_s
4231 const uint32_t Reserved : 28;
4235 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_9_s ALT_PINMUX_SHARED_3V_IO_Q3_9_t;
4239 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_RESET 0x0000000f
4241 #define ALT_PINMUX_SHARED_3V_IO_Q3_9_OFST 0x80
4303 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_LSB 0
4305 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_MSB 3
4307 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_WIDTH 4
4309 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_SET_MSK 0x0000000f
4311 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_CLR_MSK 0xfffffff0
4313 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_RESET 0xf
4315 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4317 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
4328 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_LSB 4
4330 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_MSB 31
4332 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_WIDTH 28
4334 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_SET_MSK 0xfffffff0
4336 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_CLR_MSK 0x0000000f
4338 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_RESET 0x0
4340 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4342 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4344 #ifndef __ASSEMBLY__
4355 struct ALT_PINMUX_SHARED_3V_IO_Q3_10_s
4358 const uint32_t Reserved : 28;
4362 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_10_s ALT_PINMUX_SHARED_3V_IO_Q3_10_t;
4366 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_RESET 0x0000000f
4368 #define ALT_PINMUX_SHARED_3V_IO_Q3_10_OFST 0x84
4430 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_LSB 0
4432 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_MSB 3
4434 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_WIDTH 4
4436 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_SET_MSK 0x0000000f
4438 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_CLR_MSK 0xfffffff0
4440 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_RESET 0xf
4442 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4444 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
4455 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_LSB 4
4457 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_MSB 31
4459 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_WIDTH 28
4461 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_SET_MSK 0xfffffff0
4463 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_CLR_MSK 0x0000000f
4465 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_RESET 0x0
4467 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4469 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4471 #ifndef __ASSEMBLY__
4482 struct ALT_PINMUX_SHARED_3V_IO_Q3_11_s
4485 const uint32_t Reserved : 28;
4489 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_11_s ALT_PINMUX_SHARED_3V_IO_Q3_11_t;
4493 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_RESET 0x0000000f
4495 #define ALT_PINMUX_SHARED_3V_IO_Q3_11_OFST 0x88
4557 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_LSB 0
4559 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_MSB 3
4561 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_WIDTH 4
4563 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_SET_MSK 0x0000000f
4565 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_CLR_MSK 0xfffffff0
4567 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_RESET 0xf
4569 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4571 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
4582 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_LSB 4
4584 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_MSB 31
4586 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_WIDTH 28
4588 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_SET_MSK 0xfffffff0
4590 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_CLR_MSK 0x0000000f
4592 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_RESET 0x0
4594 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4596 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4598 #ifndef __ASSEMBLY__
4609 struct ALT_PINMUX_SHARED_3V_IO_Q3_12_s
4612 const uint32_t Reserved : 28;
4616 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q3_12_s ALT_PINMUX_SHARED_3V_IO_Q3_12_t;
4620 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_RESET 0x0000000f
4622 #define ALT_PINMUX_SHARED_3V_IO_Q3_12_OFST 0x8c
4684 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_LSB 0
4686 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_MSB 3
4688 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_WIDTH 4
4690 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_SET_MSK 0x0000000f
4692 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_CLR_MSK 0xfffffff0
4694 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_RESET 0xf
4696 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4698 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
4709 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_LSB 4
4711 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_MSB 31
4713 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_WIDTH 28
4715 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_SET_MSK 0xfffffff0
4717 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_CLR_MSK 0x0000000f
4719 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_RESET 0x0
4721 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4723 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4725 #ifndef __ASSEMBLY__
4736 struct ALT_PINMUX_SHARED_3V_IO_Q4_1_s
4739 const uint32_t Reserved : 28;
4743 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_1_s ALT_PINMUX_SHARED_3V_IO_Q4_1_t;
4747 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_RESET 0x0000000f
4749 #define ALT_PINMUX_SHARED_3V_IO_Q4_1_OFST 0x90
4811 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_LSB 0
4813 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_MSB 3
4815 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_WIDTH 4
4817 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_SET_MSK 0x0000000f
4819 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_CLR_MSK 0xfffffff0
4821 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_RESET 0xf
4823 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4825 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
4836 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_LSB 4
4838 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_MSB 31
4840 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_WIDTH 28
4842 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_SET_MSK 0xfffffff0
4844 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_CLR_MSK 0x0000000f
4846 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_RESET 0x0
4848 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4850 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4852 #ifndef __ASSEMBLY__
4863 struct ALT_PINMUX_SHARED_3V_IO_Q4_2_s
4866 const uint32_t Reserved : 28;
4870 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_2_s ALT_PINMUX_SHARED_3V_IO_Q4_2_t;
4874 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_RESET 0x0000000f
4876 #define ALT_PINMUX_SHARED_3V_IO_Q4_2_OFST 0x94
4938 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_LSB 0
4940 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_MSB 3
4942 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_WIDTH 4
4944 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_SET_MSK 0x0000000f
4946 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_CLR_MSK 0xfffffff0
4948 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_RESET 0xf
4950 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4952 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
4963 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_LSB 4
4965 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_MSB 31
4967 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_WIDTH 28
4969 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_SET_MSK 0xfffffff0
4971 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_CLR_MSK 0x0000000f
4973 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_RESET 0x0
4975 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4977 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4979 #ifndef __ASSEMBLY__
4990 struct ALT_PINMUX_SHARED_3V_IO_Q4_3_s
4993 const uint32_t Reserved : 28;
4997 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_3_s ALT_PINMUX_SHARED_3V_IO_Q4_3_t;
5001 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_RESET 0x0000000f
5003 #define ALT_PINMUX_SHARED_3V_IO_Q4_3_OFST 0x98
5065 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_LSB 0
5067 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_MSB 3
5069 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_WIDTH 4
5071 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_SET_MSK 0x0000000f
5073 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_CLR_MSK 0xfffffff0
5075 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_RESET 0xf
5077 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5079 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
5090 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_LSB 4
5092 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_MSB 31
5094 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_WIDTH 28
5096 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_SET_MSK 0xfffffff0
5098 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_CLR_MSK 0x0000000f
5100 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_RESET 0x0
5102 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5104 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5106 #ifndef __ASSEMBLY__
5117 struct ALT_PINMUX_SHARED_3V_IO_Q4_4_s
5120 const uint32_t Reserved : 28;
5124 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_4_s ALT_PINMUX_SHARED_3V_IO_Q4_4_t;
5128 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_RESET 0x0000000f
5130 #define ALT_PINMUX_SHARED_3V_IO_Q4_4_OFST 0x9c
5192 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_LSB 0
5194 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_MSB 3
5196 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_WIDTH 4
5198 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_SET_MSK 0x0000000f
5200 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_CLR_MSK 0xfffffff0
5202 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_RESET 0xf
5204 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5206 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
5217 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_LSB 4
5219 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_MSB 31
5221 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_WIDTH 28
5223 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_SET_MSK 0xfffffff0
5225 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_CLR_MSK 0x0000000f
5227 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_RESET 0x0
5229 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5231 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5233 #ifndef __ASSEMBLY__
5244 struct ALT_PINMUX_SHARED_3V_IO_Q4_5_s
5247 const uint32_t Reserved : 28;
5251 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_5_s ALT_PINMUX_SHARED_3V_IO_Q4_5_t;
5255 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_RESET 0x0000000f
5257 #define ALT_PINMUX_SHARED_3V_IO_Q4_5_OFST 0xa0
5319 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_LSB 0
5321 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_MSB 3
5323 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_WIDTH 4
5325 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_SET_MSK 0x0000000f
5327 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_CLR_MSK 0xfffffff0
5329 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_RESET 0xf
5331 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5333 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
5344 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_LSB 4
5346 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_MSB 31
5348 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_WIDTH 28
5350 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_SET_MSK 0xfffffff0
5352 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_CLR_MSK 0x0000000f
5354 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_RESET 0x0
5356 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5358 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5360 #ifndef __ASSEMBLY__
5371 struct ALT_PINMUX_SHARED_3V_IO_Q4_6_s
5374 const uint32_t Reserved : 28;
5378 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_6_s ALT_PINMUX_SHARED_3V_IO_Q4_6_t;
5382 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_RESET 0x0000000f
5384 #define ALT_PINMUX_SHARED_3V_IO_Q4_6_OFST 0xa4
5446 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_LSB 0
5448 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_MSB 3
5450 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_WIDTH 4
5452 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_SET_MSK 0x0000000f
5454 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_CLR_MSK 0xfffffff0
5456 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_RESET 0xf
5458 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5460 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
5471 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_LSB 4
5473 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_MSB 31
5475 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_WIDTH 28
5477 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_SET_MSK 0xfffffff0
5479 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_CLR_MSK 0x0000000f
5481 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_RESET 0x0
5483 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5485 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5487 #ifndef __ASSEMBLY__
5498 struct ALT_PINMUX_SHARED_3V_IO_Q4_7_s
5501 const uint32_t Reserved : 28;
5505 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_7_s ALT_PINMUX_SHARED_3V_IO_Q4_7_t;
5509 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_RESET 0x0000000f
5511 #define ALT_PINMUX_SHARED_3V_IO_Q4_7_OFST 0xa8
5573 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_LSB 0
5575 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_MSB 3
5577 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_WIDTH 4
5579 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_SET_MSK 0x0000000f
5581 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_CLR_MSK 0xfffffff0
5583 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_RESET 0xf
5585 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5587 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
5598 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_LSB 4
5600 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_MSB 31
5602 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_WIDTH 28
5604 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_SET_MSK 0xfffffff0
5606 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_CLR_MSK 0x0000000f
5608 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_RESET 0x0
5610 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5612 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5614 #ifndef __ASSEMBLY__
5625 struct ALT_PINMUX_SHARED_3V_IO_Q4_8_s
5628 const uint32_t Reserved : 28;
5632 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_8_s ALT_PINMUX_SHARED_3V_IO_Q4_8_t;
5636 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_RESET 0x0000000f
5638 #define ALT_PINMUX_SHARED_3V_IO_Q4_8_OFST 0xac
5700 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_LSB 0
5702 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_MSB 3
5704 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_WIDTH 4
5706 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_SET_MSK 0x0000000f
5708 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_CLR_MSK 0xfffffff0
5710 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_RESET 0xf
5712 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5714 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
5725 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_LSB 4
5727 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_MSB 31
5729 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_WIDTH 28
5731 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_SET_MSK 0xfffffff0
5733 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_CLR_MSK 0x0000000f
5735 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_RESET 0x0
5737 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5739 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5741 #ifndef __ASSEMBLY__
5752 struct ALT_PINMUX_SHARED_3V_IO_Q4_9_s
5755 const uint32_t Reserved : 28;
5759 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_9_s ALT_PINMUX_SHARED_3V_IO_Q4_9_t;
5763 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_RESET 0x0000000f
5765 #define ALT_PINMUX_SHARED_3V_IO_Q4_9_OFST 0xb0
5827 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_LSB 0
5829 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_MSB 3
5831 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_WIDTH 4
5833 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_SET_MSK 0x0000000f
5835 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_CLR_MSK 0xfffffff0
5837 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_RESET 0xf
5839 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5841 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
5852 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_LSB 4
5854 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_MSB 31
5856 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_WIDTH 28
5858 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_SET_MSK 0xfffffff0
5860 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_CLR_MSK 0x0000000f
5862 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_RESET 0x0
5864 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5866 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5868 #ifndef __ASSEMBLY__
5879 struct ALT_PINMUX_SHARED_3V_IO_Q4_10_s
5882 const uint32_t Reserved : 28;
5886 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_10_s ALT_PINMUX_SHARED_3V_IO_Q4_10_t;
5890 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_RESET 0x0000000f
5892 #define ALT_PINMUX_SHARED_3V_IO_Q4_10_OFST 0xb4
5954 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_LSB 0
5956 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_MSB 3
5958 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_WIDTH 4
5960 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_SET_MSK 0x0000000f
5962 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_CLR_MSK 0xfffffff0
5964 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_RESET 0xf
5966 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5968 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
5979 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_LSB 4
5981 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_MSB 31
5983 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_WIDTH 28
5985 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_SET_MSK 0xfffffff0
5987 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_CLR_MSK 0x0000000f
5989 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_RESET 0x0
5991 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5993 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5995 #ifndef __ASSEMBLY__
6006 struct ALT_PINMUX_SHARED_3V_IO_Q4_11_s
6009 const uint32_t Reserved : 28;
6013 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_11_s ALT_PINMUX_SHARED_3V_IO_Q4_11_t;
6017 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_RESET 0x0000000f
6019 #define ALT_PINMUX_SHARED_3V_IO_Q4_11_OFST 0xb8
6081 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_LSB 0
6083 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_MSB 3
6085 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_WIDTH 4
6087 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_SET_MSK 0x0000000f
6089 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_CLR_MSK 0xfffffff0
6091 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_RESET 0xf
6093 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6095 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
6106 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_LSB 4
6108 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_MSB 31
6110 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_WIDTH 28
6112 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_SET_MSK 0xfffffff0
6114 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_CLR_MSK 0x0000000f
6116 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_RESET 0x0
6118 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6120 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6122 #ifndef __ASSEMBLY__
6133 struct ALT_PINMUX_SHARED_3V_IO_Q4_12_s
6136 const uint32_t Reserved : 28;
6140 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_Q4_12_s ALT_PINMUX_SHARED_3V_IO_Q4_12_t;
6144 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_RESET 0x0000000f
6146 #define ALT_PINMUX_SHARED_3V_IO_Q4_12_OFST 0xbc
6148 #ifndef __ASSEMBLY__
6159 struct ALT_PINMUX_SHARED_3V_IO_GRP_s
6161 ALT_PINMUX_SHARED_3V_IO_Q1_1_t pinmux_shared_io_q1_1;
6162 ALT_PINMUX_SHARED_3V_IO_Q1_2_t pinmux_shared_io_q1_2;
6163 ALT_PINMUX_SHARED_3V_IO_Q1_3_t pinmux_shared_io_q1_3;
6164 ALT_PINMUX_SHARED_3V_IO_Q1_4_t pinmux_shared_io_q1_4;
6165 ALT_PINMUX_SHARED_3V_IO_Q1_5_t pinmux_shared_io_q1_5;
6166 ALT_PINMUX_SHARED_3V_IO_Q1_6_t pinmux_shared_io_q1_6;
6167 ALT_PINMUX_SHARED_3V_IO_Q1_7_t pinmux_shared_io_q1_7;
6168 ALT_PINMUX_SHARED_3V_IO_Q1_8_t pinmux_shared_io_q1_8;
6169 ALT_PINMUX_SHARED_3V_IO_Q1_9_t pinmux_shared_io_q1_9;
6170 ALT_PINMUX_SHARED_3V_IO_Q1_10_t pinmux_shared_io_q1_10;
6171 ALT_PINMUX_SHARED_3V_IO_Q1_11_t pinmux_shared_io_q1_11;
6172 ALT_PINMUX_SHARED_3V_IO_Q1_12_t pinmux_shared_io_q1_12;
6173 ALT_PINMUX_SHARED_3V_IO_Q2_1_t pinmux_shared_io_q2_1;
6174 ALT_PINMUX_SHARED_3V_IO_Q2_2_t pinmux_shared_io_q2_2;
6175 ALT_PINMUX_SHARED_3V_IO_Q2_3_t pinmux_shared_io_q2_3;
6176 ALT_PINMUX_SHARED_3V_IO_Q2_4_t pinmux_shared_io_q2_4;
6177 ALT_PINMUX_SHARED_3V_IO_Q2_5_t pinmux_shared_io_q2_5;
6178 ALT_PINMUX_SHARED_3V_IO_Q2_6_t pinmux_shared_io_q2_6;
6179 ALT_PINMUX_SHARED_3V_IO_Q2_7_t pinmux_shared_io_q2_7;
6180 ALT_PINMUX_SHARED_3V_IO_Q2_8_t pinmux_shared_io_q2_8;
6181 ALT_PINMUX_SHARED_3V_IO_Q2_9_t pinmux_shared_io_q2_9;
6182 ALT_PINMUX_SHARED_3V_IO_Q2_10_t pinmux_shared_io_q2_10;
6183 ALT_PINMUX_SHARED_3V_IO_Q2_11_t pinmux_shared_io_q2_11;
6184 ALT_PINMUX_SHARED_3V_IO_Q2_12_t pinmux_shared_io_q2_12;
6185 ALT_PINMUX_SHARED_3V_IO_Q3_1_t pinmux_shared_io_q3_1;
6186 ALT_PINMUX_SHARED_3V_IO_Q3_2_t pinmux_shared_io_q3_2;
6187 ALT_PINMUX_SHARED_3V_IO_Q3_3_t pinmux_shared_io_q3_3;
6188 ALT_PINMUX_SHARED_3V_IO_Q3_4_t pinmux_shared_io_q3_4;
6189 ALT_PINMUX_SHARED_3V_IO_Q3_5_t pinmux_shared_io_q3_5;
6190 ALT_PINMUX_SHARED_3V_IO_Q3_6_t pinmux_shared_io_q3_6;
6191 ALT_PINMUX_SHARED_3V_IO_Q3_7_t pinmux_shared_io_q3_7;
6192 ALT_PINMUX_SHARED_3V_IO_Q3_8_t pinmux_shared_io_q3_8;
6193 ALT_PINMUX_SHARED_3V_IO_Q3_9_t pinmux_shared_io_q3_9;
6194 ALT_PINMUX_SHARED_3V_IO_Q3_10_t pinmux_shared_io_q3_10;
6195 ALT_PINMUX_SHARED_3V_IO_Q3_11_t pinmux_shared_io_q3_11;
6196 ALT_PINMUX_SHARED_3V_IO_Q3_12_t pinmux_shared_io_q3_12;
6197 ALT_PINMUX_SHARED_3V_IO_Q4_1_t pinmux_shared_io_q4_1;
6198 ALT_PINMUX_SHARED_3V_IO_Q4_2_t pinmux_shared_io_q4_2;
6199 ALT_PINMUX_SHARED_3V_IO_Q4_3_t pinmux_shared_io_q4_3;
6200 ALT_PINMUX_SHARED_3V_IO_Q4_4_t pinmux_shared_io_q4_4;
6201 ALT_PINMUX_SHARED_3V_IO_Q4_5_t pinmux_shared_io_q4_5;
6202 ALT_PINMUX_SHARED_3V_IO_Q4_6_t pinmux_shared_io_q4_6;
6203 ALT_PINMUX_SHARED_3V_IO_Q4_7_t pinmux_shared_io_q4_7;
6204 ALT_PINMUX_SHARED_3V_IO_Q4_8_t pinmux_shared_io_q4_8;
6205 ALT_PINMUX_SHARED_3V_IO_Q4_9_t pinmux_shared_io_q4_9;
6206 ALT_PINMUX_SHARED_3V_IO_Q4_10_t pinmux_shared_io_q4_10;
6207 ALT_PINMUX_SHARED_3V_IO_Q4_11_t pinmux_shared_io_q4_11;
6208 ALT_PINMUX_SHARED_3V_IO_Q4_12_t pinmux_shared_io_q4_12;
6209 volatile uint32_t _pad_0xc0_0x200[80];
6213 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_GRP_s ALT_PINMUX_SHARED_3V_IO_GRP_t;
6215 struct ALT_PINMUX_SHARED_3V_IO_GRP_raw_s
6217 volatile uint32_t pinmux_shared_io_q1_1;
6218 volatile uint32_t pinmux_shared_io_q1_2;
6219 volatile uint32_t pinmux_shared_io_q1_3;
6220 volatile uint32_t pinmux_shared_io_q1_4;
6221 volatile uint32_t pinmux_shared_io_q1_5;
6222 volatile uint32_t pinmux_shared_io_q1_6;
6223 volatile uint32_t pinmux_shared_io_q1_7;
6224 volatile uint32_t pinmux_shared_io_q1_8;
6225 volatile uint32_t pinmux_shared_io_q1_9;
6226 volatile uint32_t pinmux_shared_io_q1_10;
6227 volatile uint32_t pinmux_shared_io_q1_11;
6228 volatile uint32_t pinmux_shared_io_q1_12;
6229 volatile uint32_t pinmux_shared_io_q2_1;
6230 volatile uint32_t pinmux_shared_io_q2_2;
6231 volatile uint32_t pinmux_shared_io_q2_3;
6232 volatile uint32_t pinmux_shared_io_q2_4;
6233 volatile uint32_t pinmux_shared_io_q2_5;
6234 volatile uint32_t pinmux_shared_io_q2_6;
6235 volatile uint32_t pinmux_shared_io_q2_7;
6236 volatile uint32_t pinmux_shared_io_q2_8;
6237 volatile uint32_t pinmux_shared_io_q2_9;
6238 volatile uint32_t pinmux_shared_io_q2_10;
6239 volatile uint32_t pinmux_shared_io_q2_11;
6240 volatile uint32_t pinmux_shared_io_q2_12;
6241 volatile uint32_t pinmux_shared_io_q3_1;
6242 volatile uint32_t pinmux_shared_io_q3_2;
6243 volatile uint32_t pinmux_shared_io_q3_3;
6244 volatile uint32_t pinmux_shared_io_q3_4;
6245 volatile uint32_t pinmux_shared_io_q3_5;
6246 volatile uint32_t pinmux_shared_io_q3_6;
6247 volatile uint32_t pinmux_shared_io_q3_7;
6248 volatile uint32_t pinmux_shared_io_q3_8;
6249 volatile uint32_t pinmux_shared_io_q3_9;
6250 volatile uint32_t pinmux_shared_io_q3_10;
6251 volatile uint32_t pinmux_shared_io_q3_11;
6252 volatile uint32_t pinmux_shared_io_q3_12;
6253 volatile uint32_t pinmux_shared_io_q4_1;
6254 volatile uint32_t pinmux_shared_io_q4_2;
6255 volatile uint32_t pinmux_shared_io_q4_3;
6256 volatile uint32_t pinmux_shared_io_q4_4;
6257 volatile uint32_t pinmux_shared_io_q4_5;
6258 volatile uint32_t pinmux_shared_io_q4_6;
6259 volatile uint32_t pinmux_shared_io_q4_7;
6260 volatile uint32_t pinmux_shared_io_q4_8;
6261 volatile uint32_t pinmux_shared_io_q4_9;
6262 volatile uint32_t pinmux_shared_io_q4_10;
6263 volatile uint32_t pinmux_shared_io_q4_11;
6264 volatile uint32_t pinmux_shared_io_q4_12;
6265 uint32_t _pad_0xc0_0x200[80];
6269 typedef volatile struct ALT_PINMUX_SHARED_3V_IO_GRP_raw_s ALT_PINMUX_SHARED_3V_IO_GRP_raw_t;
6296 #define ALT_PINMUX_DCTD_IO_1_RSVD_LSB 0
6298 #define ALT_PINMUX_DCTD_IO_1_RSVD_MSB 31
6300 #define ALT_PINMUX_DCTD_IO_1_RSVD_WIDTH 32
6302 #define ALT_PINMUX_DCTD_IO_1_RSVD_SET_MSK 0xffffffff
6304 #define ALT_PINMUX_DCTD_IO_1_RSVD_CLR_MSK 0x00000000
6306 #define ALT_PINMUX_DCTD_IO_1_RSVD_RESET 0x0
6308 #define ALT_PINMUX_DCTD_IO_1_RSVD_GET(value) (((value) & 0xffffffff) >> 0)
6310 #define ALT_PINMUX_DCTD_IO_1_RSVD_SET(value) (((value) << 0) & 0xffffffff)
6312 #ifndef __ASSEMBLY__
6323 struct ALT_PINMUX_DCTD_IO_1_s
6325 const uint32_t Reserved : 32;
6329 typedef volatile struct ALT_PINMUX_DCTD_IO_1_s ALT_PINMUX_DCTD_IO_1_t;
6333 #define ALT_PINMUX_DCTD_IO_1_RESET 0x00000000
6335 #define ALT_PINMUX_DCTD_IO_1_OFST 0x0
6356 #define ALT_PINMUX_DCTD_IO_2_RSVD_LSB 0
6358 #define ALT_PINMUX_DCTD_IO_2_RSVD_MSB 31
6360 #define ALT_PINMUX_DCTD_IO_2_RSVD_WIDTH 32
6362 #define ALT_PINMUX_DCTD_IO_2_RSVD_SET_MSK 0xffffffff
6364 #define ALT_PINMUX_DCTD_IO_2_RSVD_CLR_MSK 0x00000000
6366 #define ALT_PINMUX_DCTD_IO_2_RSVD_RESET 0x0
6368 #define ALT_PINMUX_DCTD_IO_2_RSVD_GET(value) (((value) & 0xffffffff) >> 0)
6370 #define ALT_PINMUX_DCTD_IO_2_RSVD_SET(value) (((value) << 0) & 0xffffffff)
6372 #ifndef __ASSEMBLY__
6383 struct ALT_PINMUX_DCTD_IO_2_s
6385 const uint32_t Reserved : 32;
6389 typedef volatile struct ALT_PINMUX_DCTD_IO_2_s ALT_PINMUX_DCTD_IO_2_t;
6393 #define ALT_PINMUX_DCTD_IO_2_RESET 0x00000000
6395 #define ALT_PINMUX_DCTD_IO_2_OFST 0x4
6416 #define ALT_PINMUX_DCTD_IO_3_RSVD_LSB 0
6418 #define ALT_PINMUX_DCTD_IO_3_RSVD_MSB 31
6420 #define ALT_PINMUX_DCTD_IO_3_RSVD_WIDTH 32
6422 #define ALT_PINMUX_DCTD_IO_3_RSVD_SET_MSK 0xffffffff
6424 #define ALT_PINMUX_DCTD_IO_3_RSVD_CLR_MSK 0x00000000
6426 #define ALT_PINMUX_DCTD_IO_3_RSVD_RESET 0x0
6428 #define ALT_PINMUX_DCTD_IO_3_RSVD_GET(value) (((value) & 0xffffffff) >> 0)
6430 #define ALT_PINMUX_DCTD_IO_3_RSVD_SET(value) (((value) << 0) & 0xffffffff)
6432 #ifndef __ASSEMBLY__
6443 struct ALT_PINMUX_DCTD_IO_3_s
6445 const uint32_t Reserved : 32;
6449 typedef volatile struct ALT_PINMUX_DCTD_IO_3_s ALT_PINMUX_DCTD_IO_3_t;
6453 #define ALT_PINMUX_DCTD_IO_3_RESET 0x00000000
6455 #define ALT_PINMUX_DCTD_IO_3_OFST 0x8
6516 #define ALT_PINMUX_DCTD_IO_4_SEL_LSB 0
6518 #define ALT_PINMUX_DCTD_IO_4_SEL_MSB 3
6520 #define ALT_PINMUX_DCTD_IO_4_SEL_WIDTH 4
6522 #define ALT_PINMUX_DCTD_IO_4_SEL_SET_MSK 0x0000000f
6524 #define ALT_PINMUX_DCTD_IO_4_SEL_CLR_MSK 0xfffffff0
6526 #define ALT_PINMUX_DCTD_IO_4_SEL_RESET 0xf
6528 #define ALT_PINMUX_DCTD_IO_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6530 #define ALT_PINMUX_DCTD_IO_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
6541 #define ALT_PINMUX_DCTD_IO_4_RSVD_LSB 4
6543 #define ALT_PINMUX_DCTD_IO_4_RSVD_MSB 31
6545 #define ALT_PINMUX_DCTD_IO_4_RSVD_WIDTH 28
6547 #define ALT_PINMUX_DCTD_IO_4_RSVD_SET_MSK 0xfffffff0
6549 #define ALT_PINMUX_DCTD_IO_4_RSVD_CLR_MSK 0x0000000f
6551 #define ALT_PINMUX_DCTD_IO_4_RSVD_RESET 0x0
6553 #define ALT_PINMUX_DCTD_IO_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6555 #define ALT_PINMUX_DCTD_IO_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6557 #ifndef __ASSEMBLY__
6568 struct ALT_PINMUX_DCTD_IO_4_s
6571 const uint32_t Reserved : 28;
6575 typedef volatile struct ALT_PINMUX_DCTD_IO_4_s ALT_PINMUX_DCTD_IO_4_t;
6579 #define ALT_PINMUX_DCTD_IO_4_RESET 0x0000000f
6581 #define ALT_PINMUX_DCTD_IO_4_OFST 0xc
6642 #define ALT_PINMUX_DCTD_IO_5_SEL_LSB 0
6644 #define ALT_PINMUX_DCTD_IO_5_SEL_MSB 3
6646 #define ALT_PINMUX_DCTD_IO_5_SEL_WIDTH 4
6648 #define ALT_PINMUX_DCTD_IO_5_SEL_SET_MSK 0x0000000f
6650 #define ALT_PINMUX_DCTD_IO_5_SEL_CLR_MSK 0xfffffff0
6652 #define ALT_PINMUX_DCTD_IO_5_SEL_RESET 0xf
6654 #define ALT_PINMUX_DCTD_IO_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6656 #define ALT_PINMUX_DCTD_IO_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
6667 #define ALT_PINMUX_DCTD_IO_5_RSVD_LSB 4
6669 #define ALT_PINMUX_DCTD_IO_5_RSVD_MSB 31
6671 #define ALT_PINMUX_DCTD_IO_5_RSVD_WIDTH 28
6673 #define ALT_PINMUX_DCTD_IO_5_RSVD_SET_MSK 0xfffffff0
6675 #define ALT_PINMUX_DCTD_IO_5_RSVD_CLR_MSK 0x0000000f
6677 #define ALT_PINMUX_DCTD_IO_5_RSVD_RESET 0x0
6679 #define ALT_PINMUX_DCTD_IO_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6681 #define ALT_PINMUX_DCTD_IO_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6683 #ifndef __ASSEMBLY__
6694 struct ALT_PINMUX_DCTD_IO_5_s
6697 const uint32_t Reserved : 28;
6701 typedef volatile struct ALT_PINMUX_DCTD_IO_5_s ALT_PINMUX_DCTD_IO_5_t;
6705 #define ALT_PINMUX_DCTD_IO_5_RESET 0x0000000f
6707 #define ALT_PINMUX_DCTD_IO_5_OFST 0x10
6768 #define ALT_PINMUX_DCTD_IO_6_SEL_LSB 0
6770 #define ALT_PINMUX_DCTD_IO_6_SEL_MSB 3
6772 #define ALT_PINMUX_DCTD_IO_6_SEL_WIDTH 4
6774 #define ALT_PINMUX_DCTD_IO_6_SEL_SET_MSK 0x0000000f
6776 #define ALT_PINMUX_DCTD_IO_6_SEL_CLR_MSK 0xfffffff0
6778 #define ALT_PINMUX_DCTD_IO_6_SEL_RESET 0xf
6780 #define ALT_PINMUX_DCTD_IO_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6782 #define ALT_PINMUX_DCTD_IO_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
6793 #define ALT_PINMUX_DCTD_IO_6_RSVD_LSB 4
6795 #define ALT_PINMUX_DCTD_IO_6_RSVD_MSB 31
6797 #define ALT_PINMUX_DCTD_IO_6_RSVD_WIDTH 28
6799 #define ALT_PINMUX_DCTD_IO_6_RSVD_SET_MSK 0xfffffff0
6801 #define ALT_PINMUX_DCTD_IO_6_RSVD_CLR_MSK 0x0000000f
6803 #define ALT_PINMUX_DCTD_IO_6_RSVD_RESET 0x0
6805 #define ALT_PINMUX_DCTD_IO_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6807 #define ALT_PINMUX_DCTD_IO_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6809 #ifndef __ASSEMBLY__
6820 struct ALT_PINMUX_DCTD_IO_6_s
6823 const uint32_t Reserved : 28;
6827 typedef volatile struct ALT_PINMUX_DCTD_IO_6_s ALT_PINMUX_DCTD_IO_6_t;
6831 #define ALT_PINMUX_DCTD_IO_6_RESET 0x0000000f
6833 #define ALT_PINMUX_DCTD_IO_6_OFST 0x14
6894 #define ALT_PINMUX_DCTD_IO_7_SEL_LSB 0
6896 #define ALT_PINMUX_DCTD_IO_7_SEL_MSB 3
6898 #define ALT_PINMUX_DCTD_IO_7_SEL_WIDTH 4
6900 #define ALT_PINMUX_DCTD_IO_7_SEL_SET_MSK 0x0000000f
6902 #define ALT_PINMUX_DCTD_IO_7_SEL_CLR_MSK 0xfffffff0
6904 #define ALT_PINMUX_DCTD_IO_7_SEL_RESET 0xf
6906 #define ALT_PINMUX_DCTD_IO_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6908 #define ALT_PINMUX_DCTD_IO_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
6919 #define ALT_PINMUX_DCTD_IO_7_RSVD_LSB 4
6921 #define ALT_PINMUX_DCTD_IO_7_RSVD_MSB 31
6923 #define ALT_PINMUX_DCTD_IO_7_RSVD_WIDTH 28
6925 #define ALT_PINMUX_DCTD_IO_7_RSVD_SET_MSK 0xfffffff0
6927 #define ALT_PINMUX_DCTD_IO_7_RSVD_CLR_MSK 0x0000000f
6929 #define ALT_PINMUX_DCTD_IO_7_RSVD_RESET 0x0
6931 #define ALT_PINMUX_DCTD_IO_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6933 #define ALT_PINMUX_DCTD_IO_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6935 #ifndef __ASSEMBLY__
6946 struct ALT_PINMUX_DCTD_IO_7_s
6949 const uint32_t Reserved : 28;
6953 typedef volatile struct ALT_PINMUX_DCTD_IO_7_s ALT_PINMUX_DCTD_IO_7_t;
6957 #define ALT_PINMUX_DCTD_IO_7_RESET 0x0000000f
6959 #define ALT_PINMUX_DCTD_IO_7_OFST 0x18
7020 #define ALT_PINMUX_DCTD_IO_8_SEL_LSB 0
7022 #define ALT_PINMUX_DCTD_IO_8_SEL_MSB 3
7024 #define ALT_PINMUX_DCTD_IO_8_SEL_WIDTH 4
7026 #define ALT_PINMUX_DCTD_IO_8_SEL_SET_MSK 0x0000000f
7028 #define ALT_PINMUX_DCTD_IO_8_SEL_CLR_MSK 0xfffffff0
7030 #define ALT_PINMUX_DCTD_IO_8_SEL_RESET 0xf
7032 #define ALT_PINMUX_DCTD_IO_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7034 #define ALT_PINMUX_DCTD_IO_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
7045 #define ALT_PINMUX_DCTD_IO_8_RSVD_LSB 4
7047 #define ALT_PINMUX_DCTD_IO_8_RSVD_MSB 31
7049 #define ALT_PINMUX_DCTD_IO_8_RSVD_WIDTH 28
7051 #define ALT_PINMUX_DCTD_IO_8_RSVD_SET_MSK 0xfffffff0
7053 #define ALT_PINMUX_DCTD_IO_8_RSVD_CLR_MSK 0x0000000f
7055 #define ALT_PINMUX_DCTD_IO_8_RSVD_RESET 0x0
7057 #define ALT_PINMUX_DCTD_IO_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7059 #define ALT_PINMUX_DCTD_IO_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7061 #ifndef __ASSEMBLY__
7072 struct ALT_PINMUX_DCTD_IO_8_s
7075 const uint32_t Reserved : 28;
7079 typedef volatile struct ALT_PINMUX_DCTD_IO_8_s ALT_PINMUX_DCTD_IO_8_t;
7083 #define ALT_PINMUX_DCTD_IO_8_RESET 0x0000000f
7085 #define ALT_PINMUX_DCTD_IO_8_OFST 0x1c
7146 #define ALT_PINMUX_DCTD_IO_9_SEL_LSB 0
7148 #define ALT_PINMUX_DCTD_IO_9_SEL_MSB 3
7150 #define ALT_PINMUX_DCTD_IO_9_SEL_WIDTH 4
7152 #define ALT_PINMUX_DCTD_IO_9_SEL_SET_MSK 0x0000000f
7154 #define ALT_PINMUX_DCTD_IO_9_SEL_CLR_MSK 0xfffffff0
7156 #define ALT_PINMUX_DCTD_IO_9_SEL_RESET 0xf
7158 #define ALT_PINMUX_DCTD_IO_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7160 #define ALT_PINMUX_DCTD_IO_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
7171 #define ALT_PINMUX_DCTD_IO_9_RSVD_LSB 4
7173 #define ALT_PINMUX_DCTD_IO_9_RSVD_MSB 31
7175 #define ALT_PINMUX_DCTD_IO_9_RSVD_WIDTH 28
7177 #define ALT_PINMUX_DCTD_IO_9_RSVD_SET_MSK 0xfffffff0
7179 #define ALT_PINMUX_DCTD_IO_9_RSVD_CLR_MSK 0x0000000f
7181 #define ALT_PINMUX_DCTD_IO_9_RSVD_RESET 0x0
7183 #define ALT_PINMUX_DCTD_IO_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7185 #define ALT_PINMUX_DCTD_IO_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7187 #ifndef __ASSEMBLY__
7198 struct ALT_PINMUX_DCTD_IO_9_s
7201 const uint32_t Reserved : 28;
7205 typedef volatile struct ALT_PINMUX_DCTD_IO_9_s ALT_PINMUX_DCTD_IO_9_t;
7209 #define ALT_PINMUX_DCTD_IO_9_RESET 0x0000000f
7211 #define ALT_PINMUX_DCTD_IO_9_OFST 0x20
7273 #define ALT_PINMUX_DCTD_IO_10_SEL_LSB 0
7275 #define ALT_PINMUX_DCTD_IO_10_SEL_MSB 3
7277 #define ALT_PINMUX_DCTD_IO_10_SEL_WIDTH 4
7279 #define ALT_PINMUX_DCTD_IO_10_SEL_SET_MSK 0x0000000f
7281 #define ALT_PINMUX_DCTD_IO_10_SEL_CLR_MSK 0xfffffff0
7283 #define ALT_PINMUX_DCTD_IO_10_SEL_RESET 0xf
7285 #define ALT_PINMUX_DCTD_IO_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7287 #define ALT_PINMUX_DCTD_IO_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
7298 #define ALT_PINMUX_DCTD_IO_10_RSVD_LSB 4
7300 #define ALT_PINMUX_DCTD_IO_10_RSVD_MSB 31
7302 #define ALT_PINMUX_DCTD_IO_10_RSVD_WIDTH 28
7304 #define ALT_PINMUX_DCTD_IO_10_RSVD_SET_MSK 0xfffffff0
7306 #define ALT_PINMUX_DCTD_IO_10_RSVD_CLR_MSK 0x0000000f
7308 #define ALT_PINMUX_DCTD_IO_10_RSVD_RESET 0x0
7310 #define ALT_PINMUX_DCTD_IO_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7312 #define ALT_PINMUX_DCTD_IO_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7314 #ifndef __ASSEMBLY__
7325 struct ALT_PINMUX_DCTD_IO_10_s
7328 const uint32_t Reserved : 28;
7332 typedef volatile struct ALT_PINMUX_DCTD_IO_10_s ALT_PINMUX_DCTD_IO_10_t;
7336 #define ALT_PINMUX_DCTD_IO_10_RESET 0x0000000f
7338 #define ALT_PINMUX_DCTD_IO_10_OFST 0x24
7400 #define ALT_PINMUX_DCTD_IO_11_SEL_LSB 0
7402 #define ALT_PINMUX_DCTD_IO_11_SEL_MSB 3
7404 #define ALT_PINMUX_DCTD_IO_11_SEL_WIDTH 4
7406 #define ALT_PINMUX_DCTD_IO_11_SEL_SET_MSK 0x0000000f
7408 #define ALT_PINMUX_DCTD_IO_11_SEL_CLR_MSK 0xfffffff0
7410 #define ALT_PINMUX_DCTD_IO_11_SEL_RESET 0xf
7412 #define ALT_PINMUX_DCTD_IO_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7414 #define ALT_PINMUX_DCTD_IO_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
7425 #define ALT_PINMUX_DCTD_IO_11_RSVD_LSB 4
7427 #define ALT_PINMUX_DCTD_IO_11_RSVD_MSB 31
7429 #define ALT_PINMUX_DCTD_IO_11_RSVD_WIDTH 28
7431 #define ALT_PINMUX_DCTD_IO_11_RSVD_SET_MSK 0xfffffff0
7433 #define ALT_PINMUX_DCTD_IO_11_RSVD_CLR_MSK 0x0000000f
7435 #define ALT_PINMUX_DCTD_IO_11_RSVD_RESET 0x0
7437 #define ALT_PINMUX_DCTD_IO_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7439 #define ALT_PINMUX_DCTD_IO_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7441 #ifndef __ASSEMBLY__
7452 struct ALT_PINMUX_DCTD_IO_11_s
7455 const uint32_t Reserved : 28;
7459 typedef volatile struct ALT_PINMUX_DCTD_IO_11_s ALT_PINMUX_DCTD_IO_11_t;
7463 #define ALT_PINMUX_DCTD_IO_11_RESET 0x0000000f
7465 #define ALT_PINMUX_DCTD_IO_11_OFST 0x28
7527 #define ALT_PINMUX_DCTD_IO_12_SEL_LSB 0
7529 #define ALT_PINMUX_DCTD_IO_12_SEL_MSB 3
7531 #define ALT_PINMUX_DCTD_IO_12_SEL_WIDTH 4
7533 #define ALT_PINMUX_DCTD_IO_12_SEL_SET_MSK 0x0000000f
7535 #define ALT_PINMUX_DCTD_IO_12_SEL_CLR_MSK 0xfffffff0
7537 #define ALT_PINMUX_DCTD_IO_12_SEL_RESET 0xf
7539 #define ALT_PINMUX_DCTD_IO_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7541 #define ALT_PINMUX_DCTD_IO_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
7552 #define ALT_PINMUX_DCTD_IO_12_RSVD_LSB 4
7554 #define ALT_PINMUX_DCTD_IO_12_RSVD_MSB 31
7556 #define ALT_PINMUX_DCTD_IO_12_RSVD_WIDTH 28
7558 #define ALT_PINMUX_DCTD_IO_12_RSVD_SET_MSK 0xfffffff0
7560 #define ALT_PINMUX_DCTD_IO_12_RSVD_CLR_MSK 0x0000000f
7562 #define ALT_PINMUX_DCTD_IO_12_RSVD_RESET 0x0
7564 #define ALT_PINMUX_DCTD_IO_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7566 #define ALT_PINMUX_DCTD_IO_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7568 #ifndef __ASSEMBLY__
7579 struct ALT_PINMUX_DCTD_IO_12_s
7582 const uint32_t Reserved : 28;
7586 typedef volatile struct ALT_PINMUX_DCTD_IO_12_s ALT_PINMUX_DCTD_IO_12_t;
7590 #define ALT_PINMUX_DCTD_IO_12_RESET 0x0000000f
7592 #define ALT_PINMUX_DCTD_IO_12_OFST 0x2c
7654 #define ALT_PINMUX_DCTD_IO_13_SEL_LSB 0
7656 #define ALT_PINMUX_DCTD_IO_13_SEL_MSB 3
7658 #define ALT_PINMUX_DCTD_IO_13_SEL_WIDTH 4
7660 #define ALT_PINMUX_DCTD_IO_13_SEL_SET_MSK 0x0000000f
7662 #define ALT_PINMUX_DCTD_IO_13_SEL_CLR_MSK 0xfffffff0
7664 #define ALT_PINMUX_DCTD_IO_13_SEL_RESET 0xf
7666 #define ALT_PINMUX_DCTD_IO_13_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7668 #define ALT_PINMUX_DCTD_IO_13_SEL_SET(value) (((value) << 0) & 0x0000000f)
7679 #define ALT_PINMUX_DCTD_IO_13_RSVD_LSB 4
7681 #define ALT_PINMUX_DCTD_IO_13_RSVD_MSB 31
7683 #define ALT_PINMUX_DCTD_IO_13_RSVD_WIDTH 28
7685 #define ALT_PINMUX_DCTD_IO_13_RSVD_SET_MSK 0xfffffff0
7687 #define ALT_PINMUX_DCTD_IO_13_RSVD_CLR_MSK 0x0000000f
7689 #define ALT_PINMUX_DCTD_IO_13_RSVD_RESET 0x0
7691 #define ALT_PINMUX_DCTD_IO_13_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7693 #define ALT_PINMUX_DCTD_IO_13_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7695 #ifndef __ASSEMBLY__
7706 struct ALT_PINMUX_DCTD_IO_13_s
7709 const uint32_t Reserved : 28;
7713 typedef volatile struct ALT_PINMUX_DCTD_IO_13_s ALT_PINMUX_DCTD_IO_13_t;
7717 #define ALT_PINMUX_DCTD_IO_13_RESET 0x0000000f
7719 #define ALT_PINMUX_DCTD_IO_13_OFST 0x30
7781 #define ALT_PINMUX_DCTD_IO_14_SEL_LSB 0
7783 #define ALT_PINMUX_DCTD_IO_14_SEL_MSB 3
7785 #define ALT_PINMUX_DCTD_IO_14_SEL_WIDTH 4
7787 #define ALT_PINMUX_DCTD_IO_14_SEL_SET_MSK 0x0000000f
7789 #define ALT_PINMUX_DCTD_IO_14_SEL_CLR_MSK 0xfffffff0
7791 #define ALT_PINMUX_DCTD_IO_14_SEL_RESET 0xf
7793 #define ALT_PINMUX_DCTD_IO_14_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7795 #define ALT_PINMUX_DCTD_IO_14_SEL_SET(value) (((value) << 0) & 0x0000000f)
7806 #define ALT_PINMUX_DCTD_IO_14_RSVD_LSB 4
7808 #define ALT_PINMUX_DCTD_IO_14_RSVD_MSB 31
7810 #define ALT_PINMUX_DCTD_IO_14_RSVD_WIDTH 28
7812 #define ALT_PINMUX_DCTD_IO_14_RSVD_SET_MSK 0xfffffff0
7814 #define ALT_PINMUX_DCTD_IO_14_RSVD_CLR_MSK 0x0000000f
7816 #define ALT_PINMUX_DCTD_IO_14_RSVD_RESET 0x0
7818 #define ALT_PINMUX_DCTD_IO_14_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7820 #define ALT_PINMUX_DCTD_IO_14_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7822 #ifndef __ASSEMBLY__
7833 struct ALT_PINMUX_DCTD_IO_14_s
7836 const uint32_t Reserved : 28;
7840 typedef volatile struct ALT_PINMUX_DCTD_IO_14_s ALT_PINMUX_DCTD_IO_14_t;
7844 #define ALT_PINMUX_DCTD_IO_14_RESET 0x0000000f
7846 #define ALT_PINMUX_DCTD_IO_14_OFST 0x34
7908 #define ALT_PINMUX_DCTD_IO_15_SEL_LSB 0
7910 #define ALT_PINMUX_DCTD_IO_15_SEL_MSB 3
7912 #define ALT_PINMUX_DCTD_IO_15_SEL_WIDTH 4
7914 #define ALT_PINMUX_DCTD_IO_15_SEL_SET_MSK 0x0000000f
7916 #define ALT_PINMUX_DCTD_IO_15_SEL_CLR_MSK 0xfffffff0
7918 #define ALT_PINMUX_DCTD_IO_15_SEL_RESET 0xf
7920 #define ALT_PINMUX_DCTD_IO_15_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7922 #define ALT_PINMUX_DCTD_IO_15_SEL_SET(value) (((value) << 0) & 0x0000000f)
7933 #define ALT_PINMUX_DCTD_IO_15_RSVD_LSB 4
7935 #define ALT_PINMUX_DCTD_IO_15_RSVD_MSB 31
7937 #define ALT_PINMUX_DCTD_IO_15_RSVD_WIDTH 28
7939 #define ALT_PINMUX_DCTD_IO_15_RSVD_SET_MSK 0xfffffff0
7941 #define ALT_PINMUX_DCTD_IO_15_RSVD_CLR_MSK 0x0000000f
7943 #define ALT_PINMUX_DCTD_IO_15_RSVD_RESET 0x0
7945 #define ALT_PINMUX_DCTD_IO_15_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7947 #define ALT_PINMUX_DCTD_IO_15_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7949 #ifndef __ASSEMBLY__
7960 struct ALT_PINMUX_DCTD_IO_15_s
7963 const uint32_t Reserved : 28;
7967 typedef volatile struct ALT_PINMUX_DCTD_IO_15_s ALT_PINMUX_DCTD_IO_15_t;
7971 #define ALT_PINMUX_DCTD_IO_15_RESET 0x0000000f
7973 #define ALT_PINMUX_DCTD_IO_15_OFST 0x38
8035 #define ALT_PINMUX_DCTD_IO_16_SEL_LSB 0
8037 #define ALT_PINMUX_DCTD_IO_16_SEL_MSB 3
8039 #define ALT_PINMUX_DCTD_IO_16_SEL_WIDTH 4
8041 #define ALT_PINMUX_DCTD_IO_16_SEL_SET_MSK 0x0000000f
8043 #define ALT_PINMUX_DCTD_IO_16_SEL_CLR_MSK 0xfffffff0
8045 #define ALT_PINMUX_DCTD_IO_16_SEL_RESET 0xf
8047 #define ALT_PINMUX_DCTD_IO_16_SEL_GET(value) (((value) & 0x0000000f) >> 0)
8049 #define ALT_PINMUX_DCTD_IO_16_SEL_SET(value) (((value) << 0) & 0x0000000f)
8060 #define ALT_PINMUX_DCTD_IO_16_RSVD_LSB 4
8062 #define ALT_PINMUX_DCTD_IO_16_RSVD_MSB 31
8064 #define ALT_PINMUX_DCTD_IO_16_RSVD_WIDTH 28
8066 #define ALT_PINMUX_DCTD_IO_16_RSVD_SET_MSK 0xfffffff0
8068 #define ALT_PINMUX_DCTD_IO_16_RSVD_CLR_MSK 0x0000000f
8070 #define ALT_PINMUX_DCTD_IO_16_RSVD_RESET 0x0
8072 #define ALT_PINMUX_DCTD_IO_16_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
8074 #define ALT_PINMUX_DCTD_IO_16_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
8076 #ifndef __ASSEMBLY__
8087 struct ALT_PINMUX_DCTD_IO_16_s
8090 const uint32_t Reserved : 28;
8094 typedef volatile struct ALT_PINMUX_DCTD_IO_16_s ALT_PINMUX_DCTD_IO_16_t;
8098 #define ALT_PINMUX_DCTD_IO_16_RESET 0x0000000f
8100 #define ALT_PINMUX_DCTD_IO_16_OFST 0x3c
8162 #define ALT_PINMUX_DCTD_IO_17_SEL_LSB 0
8164 #define ALT_PINMUX_DCTD_IO_17_SEL_MSB 3
8166 #define ALT_PINMUX_DCTD_IO_17_SEL_WIDTH 4
8168 #define ALT_PINMUX_DCTD_IO_17_SEL_SET_MSK 0x0000000f
8170 #define ALT_PINMUX_DCTD_IO_17_SEL_CLR_MSK 0xfffffff0
8172 #define ALT_PINMUX_DCTD_IO_17_SEL_RESET 0xf
8174 #define ALT_PINMUX_DCTD_IO_17_SEL_GET(value) (((value) & 0x0000000f) >> 0)
8176 #define ALT_PINMUX_DCTD_IO_17_SEL_SET(value) (((value) << 0) & 0x0000000f)
8187 #define ALT_PINMUX_DCTD_IO_17_RSVD_LSB 4
8189 #define ALT_PINMUX_DCTD_IO_17_RSVD_MSB 31
8191 #define ALT_PINMUX_DCTD_IO_17_RSVD_WIDTH 28
8193 #define ALT_PINMUX_DCTD_IO_17_RSVD_SET_MSK 0xfffffff0
8195 #define ALT_PINMUX_DCTD_IO_17_RSVD_CLR_MSK 0x0000000f
8197 #define ALT_PINMUX_DCTD_IO_17_RSVD_RESET 0x0
8199 #define ALT_PINMUX_DCTD_IO_17_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
8201 #define ALT_PINMUX_DCTD_IO_17_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
8203 #ifndef __ASSEMBLY__
8214 struct ALT_PINMUX_DCTD_IO_17_s
8217 const uint32_t Reserved : 28;
8221 typedef volatile struct ALT_PINMUX_DCTD_IO_17_s ALT_PINMUX_DCTD_IO_17_t;
8225 #define ALT_PINMUX_DCTD_IO_17_RESET 0x0000000f
8227 #define ALT_PINMUX_DCTD_IO_17_OFST 0x40
8262 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_LSB 0
8264 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_MSB 1
8266 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_WIDTH 2
8268 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_SET_MSK 0x00000003
8270 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_CLR_MSK 0xfffffffc
8272 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_RESET 0x0
8274 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_GET(value) (((value) & 0x00000003) >> 0)
8276 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_SET(value) (((value) << 0) & 0x00000003)
8287 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_LSB 2
8289 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_MSB 7
8291 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_WIDTH 6
8293 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_SET_MSK 0x000000fc
8295 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_CLR_MSK 0xffffff03
8297 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_RESET 0x0
8299 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_GET(value) (((value) & 0x000000fc) >> 2)
8301 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_SET(value) (((value) << 2) & 0x000000fc)
8320 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_LSB 8
8322 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_MSB 9
8324 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_WIDTH 2
8326 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_SET_MSK 0x00000300
8328 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_CLR_MSK 0xfffffcff
8330 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_RESET 0x0
8332 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_GET(value) (((value) & 0x00000300) >> 8)
8334 #define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_SET(value) (((value) << 8) & 0x00000300)
8345 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_LSB 10
8347 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_MSB 31
8349 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_WIDTH 22
8351 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_SET_MSK 0xfffffc00
8353 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_CLR_MSK 0x000003ff
8355 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_RESET 0x0
8357 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_GET(value) (((value) & 0xfffffc00) >> 10)
8359 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_SET(value) (((value) << 10) & 0xfffffc00)
8361 #ifndef __ASSEMBLY__
8372 struct ALT_PINMUX_DCTD_IO_CFG_BANK_s
8374 uint32_t VOLTAGE_SEL_PERI_IO : 2;
8375 const uint32_t Reserved_7to2 : 6;
8376 uint32_t VOLTAGE_SEL_CLKRST_IO : 2;
8377 const uint32_t Reserved_31to10 : 22;
8381 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_BANK_s ALT_PINMUX_DCTD_IO_CFG_BANK_t;
8385 #define ALT_PINMUX_DCTD_IO_CFG_BANK_RESET 0x00000000
8387 #define ALT_PINMUX_DCTD_IO_CFG_BANK_OFST 0x100
8424 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_LSB 0
8426 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_MSB 4
8428 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_WIDTH 5
8430 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_SET_MSK 0x0000001f
8432 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_CLR_MSK 0xffffffe0
8434 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_RESET 0x0
8436 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
8438 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
8453 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_LSB 5
8455 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_MSB 5
8457 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_WIDTH 1
8459 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_SET_MSK 0x00000020
8461 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_CLR_MSK 0xffffffdf
8463 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_RESET 0x0
8465 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
8467 #define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
8478 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_LSB 6
8480 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_MSB 7
8482 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_WIDTH 2
8484 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_SET_MSK 0x000000c0
8486 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_CLR_MSK 0xffffff3f
8488 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_RESET 0x0
8490 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
8492 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
8505 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_LSB 8
8507 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_MSB 12
8509 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_WIDTH 5
8511 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_SET_MSK 0x00001f00
8513 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_CLR_MSK 0xffffe0ff
8515 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_RESET 0x0
8517 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
8519 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
8534 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_LSB 13
8536 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_MSB 13
8538 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_WIDTH 1
8540 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_SET_MSK 0x00002000
8542 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_CLR_MSK 0xffffdfff
8544 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_RESET 0x0
8546 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
8548 #define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
8559 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_LSB 14
8561 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_MSB 15
8563 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_WIDTH 2
8565 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_SET_MSK 0x0000c000
8567 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_CLR_MSK 0xffff3fff
8569 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_RESET 0x0
8571 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
8573 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
8588 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_LSB 16
8590 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_MSB 16
8592 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_WIDTH 1
8594 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_SET_MSK 0x00010000
8596 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_CLR_MSK 0xfffeffff
8598 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_RESET 0x1
8600 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
8602 #define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
8621 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_LSB 17
8623 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_MSB 18
8625 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_WIDTH 2
8627 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_SET_MSK 0x00060000
8629 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
8631 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_RESET 0x2
8633 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
8635 #define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
8656 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_LSB 19
8658 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_MSB 21
8660 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_WIDTH 3
8662 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_SET_MSK 0x00380000
8664 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_CLR_MSK 0xffc7ffff
8666 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_RESET 0x1
8668 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
8670 #define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_SET(value) (((value) << 19) & 0x00380000)
8681 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_LSB 22
8683 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_MSB 31
8685 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_WIDTH 10
8687 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_SET_MSK 0xffc00000
8689 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_CLR_MSK 0x003fffff
8691 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_RESET 0x0
8693 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
8695 #define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
8697 #ifndef __ASSEMBLY__
8708 struct ALT_PINMUX_DCTD_IO_CFG_1_s
8710 uint32_t PD_DRV_STRG : 5;
8711 uint32_t PD_SLW_RT : 1;
8712 const uint32_t Reserved_7to6 : 2;
8713 uint32_t PU_DRV_STRG : 5;
8714 uint32_t PU_SLW_RT : 1;
8715 const uint32_t Reserved_15to14 : 2;
8716 uint32_t WK_PU_EN : 1;
8717 uint32_t INPUT_BUF_EN : 2;
8719 const uint32_t Reserved_31to22 : 10;
8723 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_1_s ALT_PINMUX_DCTD_IO_CFG_1_t;
8727 #define ALT_PINMUX_DCTD_IO_CFG_1_RESET 0x000d0000
8729 #define ALT_PINMUX_DCTD_IO_CFG_1_OFST 0x104
8766 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_LSB 0
8768 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_MSB 4
8770 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_WIDTH 5
8772 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_SET_MSK 0x0000001f
8774 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_CLR_MSK 0xffffffe0
8776 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_RESET 0x0
8778 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
8780 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
8795 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_LSB 5
8797 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_MSB 5
8799 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_WIDTH 1
8801 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_SET_MSK 0x00000020
8803 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_CLR_MSK 0xffffffdf
8805 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_RESET 0x0
8807 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
8809 #define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
8820 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_LSB 6
8822 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_MSB 7
8824 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_WIDTH 2
8826 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_SET_MSK 0x000000c0
8828 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_CLR_MSK 0xffffff3f
8830 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_RESET 0x0
8832 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
8834 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
8847 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_LSB 8
8849 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_MSB 12
8851 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_WIDTH 5
8853 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_SET_MSK 0x00001f00
8855 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_CLR_MSK 0xffffe0ff
8857 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_RESET 0x0
8859 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
8861 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
8876 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_LSB 13
8878 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_MSB 13
8880 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_WIDTH 1
8882 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_SET_MSK 0x00002000
8884 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_CLR_MSK 0xffffdfff
8886 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_RESET 0x0
8888 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
8890 #define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
8901 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_LSB 14
8903 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_MSB 15
8905 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_WIDTH 2
8907 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_SET_MSK 0x0000c000
8909 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_CLR_MSK 0xffff3fff
8911 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_RESET 0x0
8913 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
8915 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
8930 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_LSB 16
8932 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_MSB 16
8934 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_WIDTH 1
8936 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_SET_MSK 0x00010000
8938 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_CLR_MSK 0xfffeffff
8940 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_RESET 0x1
8942 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
8944 #define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
8963 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_LSB 17
8965 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_MSB 18
8967 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_WIDTH 2
8969 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_SET_MSK 0x00060000
8971 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
8973 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_RESET 0x2
8975 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
8977 #define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
8998 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_LSB 19
9000 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_MSB 21
9002 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_WIDTH 3
9004 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_SET_MSK 0x00380000
9006 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_CLR_MSK 0xffc7ffff
9008 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_RESET 0x1
9010 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9012 #define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9023 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_LSB 22
9025 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_MSB 31
9027 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_WIDTH 10
9029 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_SET_MSK 0xffc00000
9031 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_CLR_MSK 0x003fffff
9033 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_RESET 0x0
9035 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9037 #define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9039 #ifndef __ASSEMBLY__
9050 struct ALT_PINMUX_DCTD_IO_CFG_2_s
9052 uint32_t PD_DRV_STRG : 5;
9053 uint32_t PD_SLW_RT : 1;
9054 const uint32_t Reserved_7to6 : 2;
9055 uint32_t PU_DRV_STRG : 5;
9056 uint32_t PU_SLW_RT : 1;
9057 const uint32_t Reserved_15to14 : 2;
9058 uint32_t WK_PU_EN : 1;
9059 uint32_t INPUT_BUF_EN : 2;
9061 const uint32_t Reserved_31to22 : 10;
9065 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_2_s ALT_PINMUX_DCTD_IO_CFG_2_t;
9069 #define ALT_PINMUX_DCTD_IO_CFG_2_RESET 0x000d0000
9071 #define ALT_PINMUX_DCTD_IO_CFG_2_OFST 0x108
9108 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_LSB 0
9110 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_MSB 4
9112 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_WIDTH 5
9114 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_SET_MSK 0x0000001f
9116 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_CLR_MSK 0xffffffe0
9118 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_RESET 0x8
9120 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9122 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9137 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_LSB 5
9139 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_MSB 5
9141 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_WIDTH 1
9143 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_SET_MSK 0x00000020
9145 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_CLR_MSK 0xffffffdf
9147 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_RESET 0x0
9149 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9151 #define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9162 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_LSB 6
9164 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_MSB 7
9166 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_WIDTH 2
9168 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_SET_MSK 0x000000c0
9170 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_CLR_MSK 0xffffff3f
9172 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_RESET 0x0
9174 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9176 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9189 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_LSB 8
9191 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_MSB 12
9193 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_WIDTH 5
9195 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_SET_MSK 0x00001f00
9197 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9199 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_RESET 0x0
9201 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9203 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9218 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_LSB 13
9220 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_MSB 13
9222 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_WIDTH 1
9224 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_SET_MSK 0x00002000
9226 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_CLR_MSK 0xffffdfff
9228 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_RESET 0x0
9230 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9232 #define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9243 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_LSB 14
9245 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_MSB 15
9247 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_WIDTH 2
9249 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_SET_MSK 0x0000c000
9251 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_CLR_MSK 0xffff3fff
9253 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_RESET 0x0
9255 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9257 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9272 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_LSB 16
9274 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_MSB 16
9276 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_WIDTH 1
9278 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_SET_MSK 0x00010000
9280 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_CLR_MSK 0xfffeffff
9282 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_RESET 0x0
9284 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9286 #define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9305 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_LSB 17
9307 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_MSB 18
9309 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_WIDTH 2
9311 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_SET_MSK 0x00060000
9313 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9315 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_RESET 0x2
9317 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
9319 #define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
9340 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_LSB 19
9342 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_MSB 21
9344 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_WIDTH 3
9346 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_SET_MSK 0x00380000
9348 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_CLR_MSK 0xffc7ffff
9350 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_RESET 0x1
9352 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9354 #define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9365 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_LSB 22
9367 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_MSB 31
9369 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_WIDTH 10
9371 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_SET_MSK 0xffc00000
9373 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_CLR_MSK 0x003fffff
9375 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_RESET 0x0
9377 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9379 #define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9381 #ifndef __ASSEMBLY__
9392 struct ALT_PINMUX_DCTD_IO_CFG_3_s
9394 uint32_t PD_DRV_STRG : 5;
9395 uint32_t PD_SLW_RT : 1;
9396 const uint32_t Reserved_7to6 : 2;
9397 uint32_t PU_DRV_STRG : 5;
9398 uint32_t PU_SLW_RT : 1;
9399 const uint32_t Reserved_15to14 : 2;
9400 uint32_t WK_PU_EN : 1;
9401 uint32_t INPUT_BUF_EN : 2;
9403 const uint32_t Reserved_31to22 : 10;
9407 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_3_s ALT_PINMUX_DCTD_IO_CFG_3_t;
9411 #define ALT_PINMUX_DCTD_IO_CFG_3_RESET 0x000c0008
9413 #define ALT_PINMUX_DCTD_IO_CFG_3_OFST 0x10c
9450 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_LSB 0
9452 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_MSB 4
9454 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_WIDTH 5
9456 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_SET_MSK 0x0000001f
9458 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_CLR_MSK 0xffffffe0
9460 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_RESET 0x8
9462 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9464 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9479 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_LSB 5
9481 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_MSB 5
9483 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_WIDTH 1
9485 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_SET_MSK 0x00000020
9487 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_CLR_MSK 0xffffffdf
9489 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_RESET 0x0
9491 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9493 #define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9504 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_LSB 6
9506 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_MSB 7
9508 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_WIDTH 2
9510 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_SET_MSK 0x000000c0
9512 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_CLR_MSK 0xffffff3f
9514 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_RESET 0x0
9516 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9518 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9531 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_LSB 8
9533 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_MSB 12
9535 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_WIDTH 5
9537 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_SET_MSK 0x00001f00
9539 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9541 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_RESET 0x0
9543 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9545 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9560 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_LSB 13
9562 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_MSB 13
9564 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_WIDTH 1
9566 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_SET_MSK 0x00002000
9568 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_CLR_MSK 0xffffdfff
9570 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_RESET 0x0
9572 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9574 #define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9585 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_LSB 14
9587 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_MSB 15
9589 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_WIDTH 2
9591 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_SET_MSK 0x0000c000
9593 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_CLR_MSK 0xffff3fff
9595 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_RESET 0x0
9597 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9599 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9614 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_LSB 16
9616 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_MSB 16
9618 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_WIDTH 1
9620 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_SET_MSK 0x00010000
9622 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_CLR_MSK 0xfffeffff
9624 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_RESET 0x1
9626 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9628 #define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9647 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_LSB 17
9649 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_MSB 18
9651 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_WIDTH 2
9653 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_SET_MSK 0x00060000
9655 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9657 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_RESET 0x2
9659 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
9661 #define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
9682 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_LSB 19
9684 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_MSB 21
9686 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_WIDTH 3
9688 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_SET_MSK 0x00380000
9690 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_CLR_MSK 0xffc7ffff
9692 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_RESET 0x1
9694 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9696 #define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9707 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_LSB 22
9709 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_MSB 31
9711 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_WIDTH 10
9713 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_SET_MSK 0xffc00000
9715 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_CLR_MSK 0x003fffff
9717 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_RESET 0x0
9719 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9721 #define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9723 #ifndef __ASSEMBLY__
9734 struct ALT_PINMUX_DCTD_IO_CFG_4_s
9736 uint32_t PD_DRV_STRG : 5;
9737 uint32_t PD_SLW_RT : 1;
9738 const uint32_t Reserved_7to6 : 2;
9739 uint32_t PU_DRV_STRG : 5;
9740 uint32_t PU_SLW_RT : 1;
9741 const uint32_t Reserved_15to14 : 2;
9742 uint32_t WK_PU_EN : 1;
9743 uint32_t INPUT_BUF_EN : 2;
9745 const uint32_t Reserved_31to22 : 10;
9749 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_4_s ALT_PINMUX_DCTD_IO_CFG_4_t;
9753 #define ALT_PINMUX_DCTD_IO_CFG_4_RESET 0x000d0008
9755 #define ALT_PINMUX_DCTD_IO_CFG_4_OFST 0x110
9792 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_LSB 0
9794 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_MSB 4
9796 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_WIDTH 5
9798 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_SET_MSK 0x0000001f
9800 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_CLR_MSK 0xffffffe0
9802 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_RESET 0x8
9804 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9806 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9821 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_LSB 5
9823 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_MSB 5
9825 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_WIDTH 1
9827 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_SET_MSK 0x00000020
9829 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_CLR_MSK 0xffffffdf
9831 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_RESET 0x0
9833 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9835 #define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9846 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_LSB 6
9848 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_MSB 7
9850 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_WIDTH 2
9852 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_SET_MSK 0x000000c0
9854 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_CLR_MSK 0xffffff3f
9856 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_RESET 0x0
9858 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9860 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9873 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_LSB 8
9875 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_MSB 12
9877 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_WIDTH 5
9879 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_SET_MSK 0x00001f00
9881 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9883 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_RESET 0x0
9885 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9887 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9902 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_LSB 13
9904 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_MSB 13
9906 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_WIDTH 1
9908 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_SET_MSK 0x00002000
9910 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_CLR_MSK 0xffffdfff
9912 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_RESET 0x0
9914 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9916 #define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9927 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_LSB 14
9929 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_MSB 15
9931 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_WIDTH 2
9933 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_SET_MSK 0x0000c000
9935 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_CLR_MSK 0xffff3fff
9937 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_RESET 0x0
9939 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9941 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9956 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_LSB 16
9958 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_MSB 16
9960 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_WIDTH 1
9962 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_SET_MSK 0x00010000
9964 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_CLR_MSK 0xfffeffff
9966 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_RESET 0x1
9968 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9970 #define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9989 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_LSB 17
9991 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_MSB 18
9993 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_WIDTH 2
9995 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_SET_MSK 0x00060000
9997 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9999 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_RESET 0x2
10001 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10003 #define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10024 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_LSB 19
10026 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_MSB 21
10028 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_WIDTH 3
10030 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_SET_MSK 0x00380000
10032 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_CLR_MSK 0xffc7ffff
10034 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_RESET 0x1
10036 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10038 #define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10049 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_LSB 22
10051 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_MSB 31
10053 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_WIDTH 10
10055 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_SET_MSK 0xffc00000
10057 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_CLR_MSK 0x003fffff
10059 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_RESET 0x0
10061 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10063 #define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10065 #ifndef __ASSEMBLY__
10076 struct ALT_PINMUX_DCTD_IO_CFG_5_s
10078 uint32_t PD_DRV_STRG : 5;
10079 uint32_t PD_SLW_RT : 1;
10080 const uint32_t Reserved_7to6 : 2;
10081 uint32_t PU_DRV_STRG : 5;
10082 uint32_t PU_SLW_RT : 1;
10083 const uint32_t Reserved_15to14 : 2;
10084 uint32_t WK_PU_EN : 1;
10085 uint32_t INPUT_BUF_EN : 2;
10086 uint32_t RTRIM : 3;
10087 const uint32_t Reserved_31to22 : 10;
10091 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_5_s ALT_PINMUX_DCTD_IO_CFG_5_t;
10095 #define ALT_PINMUX_DCTD_IO_CFG_5_RESET 0x000d0008
10097 #define ALT_PINMUX_DCTD_IO_CFG_5_OFST 0x114
10134 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_LSB 0
10136 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_MSB 4
10138 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_WIDTH 5
10140 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_SET_MSK 0x0000001f
10142 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_CLR_MSK 0xffffffe0
10144 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_RESET 0x8
10146 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10148 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10163 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_LSB 5
10165 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_MSB 5
10167 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_WIDTH 1
10169 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_SET_MSK 0x00000020
10171 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_CLR_MSK 0xffffffdf
10173 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_RESET 0x0
10175 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10177 #define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10188 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_LSB 6
10190 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_MSB 7
10192 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_WIDTH 2
10194 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_SET_MSK 0x000000c0
10196 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_CLR_MSK 0xffffff3f
10198 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_RESET 0x0
10200 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10202 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10215 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_LSB 8
10217 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_MSB 12
10219 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_WIDTH 5
10221 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_SET_MSK 0x00001f00
10223 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10225 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_RESET 0x0
10227 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10229 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10244 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_LSB 13
10246 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_MSB 13
10248 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_WIDTH 1
10250 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_SET_MSK 0x00002000
10252 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_CLR_MSK 0xffffdfff
10254 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_RESET 0x0
10256 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10258 #define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10269 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_LSB 14
10271 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_MSB 15
10273 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_WIDTH 2
10275 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_SET_MSK 0x0000c000
10277 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_CLR_MSK 0xffff3fff
10279 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_RESET 0x0
10281 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10283 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10298 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_LSB 16
10300 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_MSB 16
10302 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_WIDTH 1
10304 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_SET_MSK 0x00010000
10306 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_CLR_MSK 0xfffeffff
10308 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_RESET 0x1
10310 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10312 #define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
10331 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_LSB 17
10333 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_MSB 18
10335 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_WIDTH 2
10337 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_SET_MSK 0x00060000
10339 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
10341 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_RESET 0x2
10343 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10345 #define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10366 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_LSB 19
10368 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_MSB 21
10370 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_WIDTH 3
10372 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_SET_MSK 0x00380000
10374 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_CLR_MSK 0xffc7ffff
10376 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_RESET 0x1
10378 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10380 #define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10391 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_LSB 22
10393 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_MSB 31
10395 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_WIDTH 10
10397 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_SET_MSK 0xffc00000
10399 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_CLR_MSK 0x003fffff
10401 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_RESET 0x0
10403 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10405 #define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10407 #ifndef __ASSEMBLY__
10418 struct ALT_PINMUX_DCTD_IO_CFG_6_s
10420 uint32_t PD_DRV_STRG : 5;
10421 uint32_t PD_SLW_RT : 1;
10422 const uint32_t Reserved_7to6 : 2;
10423 uint32_t PU_DRV_STRG : 5;
10424 uint32_t PU_SLW_RT : 1;
10425 const uint32_t Reserved_15to14 : 2;
10426 uint32_t WK_PU_EN : 1;
10427 uint32_t INPUT_BUF_EN : 2;
10428 uint32_t RTRIM : 3;
10429 const uint32_t Reserved_31to22 : 10;
10433 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_6_s ALT_PINMUX_DCTD_IO_CFG_6_t;
10437 #define ALT_PINMUX_DCTD_IO_CFG_6_RESET 0x000d0008
10439 #define ALT_PINMUX_DCTD_IO_CFG_6_OFST 0x118
10476 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_LSB 0
10478 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_MSB 4
10480 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_WIDTH 5
10482 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_SET_MSK 0x0000001f
10484 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_CLR_MSK 0xffffffe0
10486 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_RESET 0x8
10488 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10490 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10505 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_LSB 5
10507 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_MSB 5
10509 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_WIDTH 1
10511 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_SET_MSK 0x00000020
10513 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_CLR_MSK 0xffffffdf
10515 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_RESET 0x0
10517 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10519 #define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10530 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_LSB 6
10532 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_MSB 7
10534 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_WIDTH 2
10536 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_SET_MSK 0x000000c0
10538 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_CLR_MSK 0xffffff3f
10540 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_RESET 0x0
10542 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10544 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10557 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_LSB 8
10559 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_MSB 12
10561 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_WIDTH 5
10563 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_SET_MSK 0x00001f00
10565 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10567 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_RESET 0x0
10569 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10571 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10586 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_LSB 13
10588 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_MSB 13
10590 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_WIDTH 1
10592 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_SET_MSK 0x00002000
10594 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_CLR_MSK 0xffffdfff
10596 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_RESET 0x0
10598 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10600 #define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10611 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_LSB 14
10613 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_MSB 15
10615 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_WIDTH 2
10617 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_SET_MSK 0x0000c000
10619 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_CLR_MSK 0xffff3fff
10621 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_RESET 0x0
10623 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10625 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10640 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_LSB 16
10642 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_MSB 16
10644 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_WIDTH 1
10646 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_SET_MSK 0x00010000
10648 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_CLR_MSK 0xfffeffff
10650 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_RESET 0x1
10652 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10654 #define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
10673 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_LSB 17
10675 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_MSB 18
10677 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_WIDTH 2
10679 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_SET_MSK 0x00060000
10681 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
10683 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_RESET 0x2
10685 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10687 #define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10708 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_LSB 19
10710 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_MSB 21
10712 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_WIDTH 3
10714 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_SET_MSK 0x00380000
10716 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_CLR_MSK 0xffc7ffff
10718 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_RESET 0x1
10720 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10722 #define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10733 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_LSB 22
10735 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_MSB 31
10737 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_WIDTH 10
10739 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_SET_MSK 0xffc00000
10741 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_CLR_MSK 0x003fffff
10743 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_RESET 0x0
10745 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10747 #define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10749 #ifndef __ASSEMBLY__
10760 struct ALT_PINMUX_DCTD_IO_CFG_7_s
10762 uint32_t PD_DRV_STRG : 5;
10763 uint32_t PD_SLW_RT : 1;
10764 const uint32_t Reserved_7to6 : 2;
10765 uint32_t PU_DRV_STRG : 5;
10766 uint32_t PU_SLW_RT : 1;
10767 const uint32_t Reserved_15to14 : 2;
10768 uint32_t WK_PU_EN : 1;
10769 uint32_t INPUT_BUF_EN : 2;
10770 uint32_t RTRIM : 3;
10771 const uint32_t Reserved_31to22 : 10;
10775 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_7_s ALT_PINMUX_DCTD_IO_CFG_7_t;
10779 #define ALT_PINMUX_DCTD_IO_CFG_7_RESET 0x000d0008
10781 #define ALT_PINMUX_DCTD_IO_CFG_7_OFST 0x11c
10818 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_LSB 0
10820 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_MSB 4
10822 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_WIDTH 5
10824 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_SET_MSK 0x0000001f
10826 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_CLR_MSK 0xffffffe0
10828 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_RESET 0x8
10830 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10832 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10847 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_LSB 5
10849 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_MSB 5
10851 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_WIDTH 1
10853 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_SET_MSK 0x00000020
10855 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_CLR_MSK 0xffffffdf
10857 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_RESET 0x0
10859 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10861 #define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10872 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_LSB 6
10874 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_MSB 7
10876 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_WIDTH 2
10878 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_SET_MSK 0x000000c0
10880 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_CLR_MSK 0xffffff3f
10882 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_RESET 0x0
10884 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10886 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10899 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_LSB 8
10901 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_MSB 12
10903 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_WIDTH 5
10905 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_SET_MSK 0x00001f00
10907 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10909 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_RESET 0x0
10911 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10913 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10928 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_LSB 13
10930 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_MSB 13
10932 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_WIDTH 1
10934 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_SET_MSK 0x00002000
10936 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_CLR_MSK 0xffffdfff
10938 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_RESET 0x0
10940 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10942 #define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10953 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_LSB 14
10955 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_MSB 15
10957 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_WIDTH 2
10959 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_SET_MSK 0x0000c000
10961 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_CLR_MSK 0xffff3fff
10963 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_RESET 0x0
10965 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10967 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10982 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_LSB 16
10984 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_MSB 16
10986 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_WIDTH 1
10988 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_SET_MSK 0x00010000
10990 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_CLR_MSK 0xfffeffff
10992 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_RESET 0x1
10994 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10996 #define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
11015 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_LSB 17
11017 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_MSB 18
11019 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_WIDTH 2
11021 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_SET_MSK 0x00060000
11023 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11025 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_RESET 0x2
11027 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11029 #define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11050 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_LSB 19
11052 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_MSB 21
11054 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_WIDTH 3
11056 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_SET_MSK 0x00380000
11058 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_CLR_MSK 0xffc7ffff
11060 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_RESET 0x1
11062 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11064 #define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11075 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_LSB 22
11077 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_MSB 31
11079 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_WIDTH 10
11081 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_SET_MSK 0xffc00000
11083 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_CLR_MSK 0x003fffff
11085 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_RESET 0x0
11087 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11089 #define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11091 #ifndef __ASSEMBLY__
11102 struct ALT_PINMUX_DCTD_IO_CFG_8_s
11104 uint32_t PD_DRV_STRG : 5;
11105 uint32_t PD_SLW_RT : 1;
11106 const uint32_t Reserved_7to6 : 2;
11107 uint32_t PU_DRV_STRG : 5;
11108 uint32_t PU_SLW_RT : 1;
11109 const uint32_t Reserved_15to14 : 2;
11110 uint32_t WK_PU_EN : 1;
11111 uint32_t INPUT_BUF_EN : 2;
11112 uint32_t RTRIM : 3;
11113 const uint32_t Reserved_31to22 : 10;
11117 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_8_s ALT_PINMUX_DCTD_IO_CFG_8_t;
11121 #define ALT_PINMUX_DCTD_IO_CFG_8_RESET 0x000d0008
11123 #define ALT_PINMUX_DCTD_IO_CFG_8_OFST 0x120
11160 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_LSB 0
11162 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_MSB 4
11164 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_WIDTH 5
11166 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_SET_MSK 0x0000001f
11168 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_CLR_MSK 0xffffffe0
11170 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_RESET 0x8
11172 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11174 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11189 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_LSB 5
11191 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_MSB 5
11193 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_WIDTH 1
11195 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_SET_MSK 0x00000020
11197 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_CLR_MSK 0xffffffdf
11199 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_RESET 0x0
11201 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11203 #define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11214 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_LSB 6
11216 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_MSB 7
11218 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_WIDTH 2
11220 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_SET_MSK 0x000000c0
11222 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_CLR_MSK 0xffffff3f
11224 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_RESET 0x0
11226 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11228 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11241 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_LSB 8
11243 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_MSB 12
11245 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_WIDTH 5
11247 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_SET_MSK 0x00001f00
11249 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11251 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_RESET 0x0
11253 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11255 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11270 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_LSB 13
11272 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_MSB 13
11274 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_WIDTH 1
11276 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_SET_MSK 0x00002000
11278 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_CLR_MSK 0xffffdfff
11280 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_RESET 0x0
11282 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11284 #define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11295 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_LSB 14
11297 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_MSB 15
11299 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_WIDTH 2
11301 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_SET_MSK 0x0000c000
11303 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_CLR_MSK 0xffff3fff
11305 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_RESET 0x0
11307 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11309 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
11324 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_LSB 16
11326 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_MSB 16
11328 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_WIDTH 1
11330 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_SET_MSK 0x00010000
11332 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_CLR_MSK 0xfffeffff
11334 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_RESET 0x1
11336 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
11338 #define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
11357 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_LSB 17
11359 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_MSB 18
11361 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_WIDTH 2
11363 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_SET_MSK 0x00060000
11365 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11367 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_RESET 0x2
11369 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11371 #define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11392 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_LSB 19
11394 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_MSB 21
11396 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_WIDTH 3
11398 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_SET_MSK 0x00380000
11400 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_CLR_MSK 0xffc7ffff
11402 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_RESET 0x1
11404 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11406 #define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11417 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_LSB 22
11419 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_MSB 31
11421 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_WIDTH 10
11423 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_SET_MSK 0xffc00000
11425 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_CLR_MSK 0x003fffff
11427 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_RESET 0x0
11429 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11431 #define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11433 #ifndef __ASSEMBLY__
11444 struct ALT_PINMUX_DCTD_IO_CFG_9_s
11446 uint32_t PD_DRV_STRG : 5;
11447 uint32_t PD_SLW_RT : 1;
11448 const uint32_t Reserved_7to6 : 2;
11449 uint32_t PU_DRV_STRG : 5;
11450 uint32_t PU_SLW_RT : 1;
11451 const uint32_t Reserved_15to14 : 2;
11452 uint32_t WK_PU_EN : 1;
11453 uint32_t INPUT_BUF_EN : 2;
11454 uint32_t RTRIM : 3;
11455 const uint32_t Reserved_31to22 : 10;
11459 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_9_s ALT_PINMUX_DCTD_IO_CFG_9_t;
11463 #define ALT_PINMUX_DCTD_IO_CFG_9_RESET 0x000d0008
11465 #define ALT_PINMUX_DCTD_IO_CFG_9_OFST 0x124
11502 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_LSB 0
11504 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_MSB 4
11506 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_WIDTH 5
11508 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_SET_MSK 0x0000001f
11510 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_CLR_MSK 0xffffffe0
11512 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_RESET 0x8
11514 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11516 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11531 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_LSB 5
11533 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_MSB 5
11535 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_WIDTH 1
11537 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_SET_MSK 0x00000020
11539 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_CLR_MSK 0xffffffdf
11541 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_RESET 0x0
11543 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11545 #define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11556 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_LSB 6
11558 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_MSB 7
11560 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_WIDTH 2
11562 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_SET_MSK 0x000000c0
11564 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_CLR_MSK 0xffffff3f
11566 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_RESET 0x0
11568 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11570 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11583 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_LSB 8
11585 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_MSB 12
11587 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_WIDTH 5
11589 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_SET_MSK 0x00001f00
11591 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11593 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_RESET 0x0
11595 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11597 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11612 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_LSB 13
11614 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_MSB 13
11616 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_WIDTH 1
11618 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_SET_MSK 0x00002000
11620 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_CLR_MSK 0xffffdfff
11622 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_RESET 0x0
11624 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11626 #define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11637 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_LSB 14
11639 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_MSB 15
11641 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_WIDTH 2
11643 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_SET_MSK 0x0000c000
11645 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_CLR_MSK 0xffff3fff
11647 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_RESET 0x0
11649 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11651 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
11666 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_LSB 16
11668 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_MSB 16
11670 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_WIDTH 1
11672 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_SET_MSK 0x00010000
11674 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_CLR_MSK 0xfffeffff
11676 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_RESET 0x1
11678 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
11680 #define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
11699 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_LSB 17
11701 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_MSB 18
11703 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_WIDTH 2
11705 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_SET_MSK 0x00060000
11707 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11709 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_RESET 0x2
11711 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11713 #define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11734 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_LSB 19
11736 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_MSB 21
11738 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_WIDTH 3
11740 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_SET_MSK 0x00380000
11742 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_CLR_MSK 0xffc7ffff
11744 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_RESET 0x1
11746 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11748 #define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11759 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_LSB 22
11761 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_MSB 31
11763 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_WIDTH 10
11765 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_SET_MSK 0xffc00000
11767 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_CLR_MSK 0x003fffff
11769 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_RESET 0x0
11771 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11773 #define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11775 #ifndef __ASSEMBLY__
11786 struct ALT_PINMUX_DCTD_IO_CFG_10_s
11788 uint32_t PD_DRV_STRG : 5;
11789 uint32_t PD_SLW_RT : 1;
11790 const uint32_t Reserved_7to6 : 2;
11791 uint32_t PU_DRV_STRG : 5;
11792 uint32_t PU_SLW_RT : 1;
11793 const uint32_t Reserved_15to14 : 2;
11794 uint32_t WK_PU_EN : 1;
11795 uint32_t INPUT_BUF_EN : 2;
11796 uint32_t RTRIM : 3;
11797 const uint32_t Reserved_31to22 : 10;
11801 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_10_s ALT_PINMUX_DCTD_IO_CFG_10_t;
11805 #define ALT_PINMUX_DCTD_IO_CFG_10_RESET 0x000d0008
11807 #define ALT_PINMUX_DCTD_IO_CFG_10_OFST 0x128
11844 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_LSB 0
11846 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_MSB 4
11848 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_WIDTH 5
11850 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_SET_MSK 0x0000001f
11852 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_CLR_MSK 0xffffffe0
11854 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_RESET 0x8
11856 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11858 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11873 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_LSB 5
11875 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_MSB 5
11877 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_WIDTH 1
11879 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_SET_MSK 0x00000020
11881 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_CLR_MSK 0xffffffdf
11883 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_RESET 0x0
11885 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11887 #define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11898 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_LSB 6
11900 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_MSB 7
11902 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_WIDTH 2
11904 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_SET_MSK 0x000000c0
11906 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_CLR_MSK 0xffffff3f
11908 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_RESET 0x0
11910 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11912 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11925 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_LSB 8
11927 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_MSB 12
11929 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_WIDTH 5
11931 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_SET_MSK 0x00001f00
11933 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11935 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_RESET 0x0
11937 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11939 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11954 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_LSB 13
11956 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_MSB 13
11958 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_WIDTH 1
11960 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_SET_MSK 0x00002000
11962 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_CLR_MSK 0xffffdfff
11964 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_RESET 0x0
11966 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11968 #define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11979 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_LSB 14
11981 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_MSB 15
11983 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_WIDTH 2
11985 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_SET_MSK 0x0000c000
11987 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_CLR_MSK 0xffff3fff
11989 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_RESET 0x0
11991 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11993 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
12008 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_LSB 16
12010 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_MSB 16
12012 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_WIDTH 1
12014 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_SET_MSK 0x00010000
12016 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_CLR_MSK 0xfffeffff
12018 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_RESET 0x1
12020 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12022 #define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12041 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_LSB 17
12043 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_MSB 18
12045 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_WIDTH 2
12047 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_SET_MSK 0x00060000
12049 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12051 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_RESET 0x2
12053 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12055 #define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12076 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_LSB 19
12078 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_MSB 21
12080 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_WIDTH 3
12082 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_SET_MSK 0x00380000
12084 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_CLR_MSK 0xffc7ffff
12086 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_RESET 0x1
12088 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12090 #define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12101 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_LSB 22
12103 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_MSB 31
12105 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_WIDTH 10
12107 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_SET_MSK 0xffc00000
12109 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_CLR_MSK 0x003fffff
12111 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_RESET 0x0
12113 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12115 #define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12117 #ifndef __ASSEMBLY__
12128 struct ALT_PINMUX_DCTD_IO_CFG_11_s
12130 uint32_t PD_DRV_STRG : 5;
12131 uint32_t PD_SLW_RT : 1;
12132 const uint32_t Reserved_7to6 : 2;
12133 uint32_t PU_DRV_STRG : 5;
12134 uint32_t PU_SLW_RT : 1;
12135 const uint32_t Reserved_15to14 : 2;
12136 uint32_t WK_PU_EN : 1;
12137 uint32_t INPUT_BUF_EN : 2;
12138 uint32_t RTRIM : 3;
12139 const uint32_t Reserved_31to22 : 10;
12143 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_11_s ALT_PINMUX_DCTD_IO_CFG_11_t;
12147 #define ALT_PINMUX_DCTD_IO_CFG_11_RESET 0x000d0008
12149 #define ALT_PINMUX_DCTD_IO_CFG_11_OFST 0x12c
12186 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_LSB 0
12188 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_MSB 4
12190 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_WIDTH 5
12192 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_SET_MSK 0x0000001f
12194 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_CLR_MSK 0xffffffe0
12196 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_RESET 0x8
12198 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12200 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12215 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_LSB 5
12217 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_MSB 5
12219 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_WIDTH 1
12221 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_SET_MSK 0x00000020
12223 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_CLR_MSK 0xffffffdf
12225 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_RESET 0x0
12227 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12229 #define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12240 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_LSB 6
12242 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_MSB 7
12244 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_WIDTH 2
12246 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_SET_MSK 0x000000c0
12248 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_CLR_MSK 0xffffff3f
12250 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_RESET 0x0
12252 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12254 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12267 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_LSB 8
12269 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_MSB 12
12271 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_WIDTH 5
12273 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_SET_MSK 0x00001f00
12275 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12277 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_RESET 0x0
12279 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12281 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12296 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_LSB 13
12298 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_MSB 13
12300 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_WIDTH 1
12302 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_SET_MSK 0x00002000
12304 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_CLR_MSK 0xffffdfff
12306 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_RESET 0x0
12308 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12310 #define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
12321 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_LSB 14
12323 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_MSB 15
12325 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_WIDTH 2
12327 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_SET_MSK 0x0000c000
12329 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_CLR_MSK 0xffff3fff
12331 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_RESET 0x0
12333 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
12335 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
12350 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_LSB 16
12352 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_MSB 16
12354 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_WIDTH 1
12356 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_SET_MSK 0x00010000
12358 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_CLR_MSK 0xfffeffff
12360 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_RESET 0x1
12362 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12364 #define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12383 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_LSB 17
12385 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_MSB 18
12387 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_WIDTH 2
12389 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_SET_MSK 0x00060000
12391 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12393 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_RESET 0x2
12395 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12397 #define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12418 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_LSB 19
12420 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_MSB 21
12422 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_WIDTH 3
12424 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_SET_MSK 0x00380000
12426 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_CLR_MSK 0xffc7ffff
12428 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_RESET 0x1
12430 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12432 #define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12443 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_LSB 22
12445 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_MSB 31
12447 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_WIDTH 10
12449 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_SET_MSK 0xffc00000
12451 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_CLR_MSK 0x003fffff
12453 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_RESET 0x0
12455 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12457 #define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12459 #ifndef __ASSEMBLY__
12470 struct ALT_PINMUX_DCTD_IO_CFG_12_s
12472 uint32_t PD_DRV_STRG : 5;
12473 uint32_t PD_SLW_RT : 1;
12474 const uint32_t Reserved_7to6 : 2;
12475 uint32_t PU_DRV_STRG : 5;
12476 uint32_t PU_SLW_RT : 1;
12477 const uint32_t Reserved_15to14 : 2;
12478 uint32_t WK_PU_EN : 1;
12479 uint32_t INPUT_BUF_EN : 2;
12480 uint32_t RTRIM : 3;
12481 const uint32_t Reserved_31to22 : 10;
12485 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_12_s ALT_PINMUX_DCTD_IO_CFG_12_t;
12489 #define ALT_PINMUX_DCTD_IO_CFG_12_RESET 0x000d0008
12491 #define ALT_PINMUX_DCTD_IO_CFG_12_OFST 0x130
12528 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_LSB 0
12530 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_MSB 4
12532 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_WIDTH 5
12534 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_SET_MSK 0x0000001f
12536 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_CLR_MSK 0xffffffe0
12538 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_RESET 0x8
12540 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12542 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12557 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_LSB 5
12559 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_MSB 5
12561 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_WIDTH 1
12563 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_SET_MSK 0x00000020
12565 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_CLR_MSK 0xffffffdf
12567 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_RESET 0x0
12569 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12571 #define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12582 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_LSB 6
12584 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_MSB 7
12586 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_WIDTH 2
12588 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_SET_MSK 0x000000c0
12590 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_CLR_MSK 0xffffff3f
12592 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_RESET 0x0
12594 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12596 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12609 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_LSB 8
12611 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_MSB 12
12613 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_WIDTH 5
12615 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_SET_MSK 0x00001f00
12617 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12619 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_RESET 0x0
12621 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12623 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12638 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_LSB 13
12640 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_MSB 13
12642 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_WIDTH 1
12644 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_SET_MSK 0x00002000
12646 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_CLR_MSK 0xffffdfff
12648 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_RESET 0x0
12650 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12652 #define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
12663 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_LSB 14
12665 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_MSB 15
12667 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_WIDTH 2
12669 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_SET_MSK 0x0000c000
12671 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_CLR_MSK 0xffff3fff
12673 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_RESET 0x0
12675 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
12677 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
12692 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_LSB 16
12694 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_MSB 16
12696 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_WIDTH 1
12698 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_SET_MSK 0x00010000
12700 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_CLR_MSK 0xfffeffff
12702 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_RESET 0x1
12704 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12706 #define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12725 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_LSB 17
12727 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_MSB 18
12729 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_WIDTH 2
12731 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_SET_MSK 0x00060000
12733 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12735 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_RESET 0x2
12737 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12739 #define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12760 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_LSB 19
12762 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_MSB 21
12764 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_WIDTH 3
12766 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_SET_MSK 0x00380000
12768 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_CLR_MSK 0xffc7ffff
12770 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_RESET 0x1
12772 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12774 #define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12785 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_LSB 22
12787 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_MSB 31
12789 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_WIDTH 10
12791 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_SET_MSK 0xffc00000
12793 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_CLR_MSK 0x003fffff
12795 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_RESET 0x0
12797 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12799 #define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12801 #ifndef __ASSEMBLY__
12812 struct ALT_PINMUX_DCTD_IO_CFG_13_s
12814 uint32_t PD_DRV_STRG : 5;
12815 uint32_t PD_SLW_RT : 1;
12816 const uint32_t Reserved_7to6 : 2;
12817 uint32_t PU_DRV_STRG : 5;
12818 uint32_t PU_SLW_RT : 1;
12819 const uint32_t Reserved_15to14 : 2;
12820 uint32_t WK_PU_EN : 1;
12821 uint32_t INPUT_BUF_EN : 2;
12822 uint32_t RTRIM : 3;
12823 const uint32_t Reserved_31to22 : 10;
12827 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_13_s ALT_PINMUX_DCTD_IO_CFG_13_t;
12831 #define ALT_PINMUX_DCTD_IO_CFG_13_RESET 0x000d0008
12833 #define ALT_PINMUX_DCTD_IO_CFG_13_OFST 0x134
12870 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_LSB 0
12872 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_MSB 4
12874 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_WIDTH 5
12876 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_SET_MSK 0x0000001f
12878 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_CLR_MSK 0xffffffe0
12880 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_RESET 0x8
12882 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12884 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12899 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_LSB 5
12901 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_MSB 5
12903 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_WIDTH 1
12905 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_SET_MSK 0x00000020
12907 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_CLR_MSK 0xffffffdf
12909 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_RESET 0x0
12911 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12913 #define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12924 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_LSB 6
12926 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_MSB 7
12928 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_WIDTH 2
12930 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_SET_MSK 0x000000c0
12932 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_CLR_MSK 0xffffff3f
12934 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_RESET 0x0
12936 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12938 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12951 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_LSB 8
12953 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_MSB 12
12955 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_WIDTH 5
12957 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_SET_MSK 0x00001f00
12959 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12961 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_RESET 0x0
12963 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12965 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12980 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_LSB 13
12982 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_MSB 13
12984 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_WIDTH 1
12986 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_SET_MSK 0x00002000
12988 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_CLR_MSK 0xffffdfff
12990 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_RESET 0x0
12992 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12994 #define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
13005 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_LSB 14
13007 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_MSB 15
13009 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_WIDTH 2
13011 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_SET_MSK 0x0000c000
13013 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_CLR_MSK 0xffff3fff
13015 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_RESET 0x0
13017 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13019 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13034 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_LSB 16
13036 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_MSB 16
13038 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_WIDTH 1
13040 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_SET_MSK 0x00010000
13042 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_CLR_MSK 0xfffeffff
13044 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_RESET 0x1
13046 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13048 #define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13067 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_LSB 17
13069 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_MSB 18
13071 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_WIDTH 2
13073 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_SET_MSK 0x00060000
13075 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13077 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_RESET 0x2
13079 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13081 #define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13102 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_LSB 19
13104 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_MSB 21
13106 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_WIDTH 3
13108 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_SET_MSK 0x00380000
13110 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_CLR_MSK 0xffc7ffff
13112 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_RESET 0x1
13114 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13116 #define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13127 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_LSB 22
13129 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_MSB 31
13131 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_WIDTH 10
13133 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_SET_MSK 0xffc00000
13135 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_CLR_MSK 0x003fffff
13137 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_RESET 0x0
13139 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13141 #define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13143 #ifndef __ASSEMBLY__
13154 struct ALT_PINMUX_DCTD_IO_CFG_14_s
13156 uint32_t PD_DRV_STRG : 5;
13157 uint32_t PD_SLW_RT : 1;
13158 const uint32_t Reserved_7to6 : 2;
13159 uint32_t PU_DRV_STRG : 5;
13160 uint32_t PU_SLW_RT : 1;
13161 const uint32_t Reserved_15to14 : 2;
13162 uint32_t WK_PU_EN : 1;
13163 uint32_t INPUT_BUF_EN : 2;
13164 uint32_t RTRIM : 3;
13165 const uint32_t Reserved_31to22 : 10;
13169 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_14_s ALT_PINMUX_DCTD_IO_CFG_14_t;
13173 #define ALT_PINMUX_DCTD_IO_CFG_14_RESET 0x000d0008
13175 #define ALT_PINMUX_DCTD_IO_CFG_14_OFST 0x138
13212 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_LSB 0
13214 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_MSB 4
13216 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_WIDTH 5
13218 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_SET_MSK 0x0000001f
13220 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_CLR_MSK 0xffffffe0
13222 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_RESET 0x8
13224 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13226 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13241 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_LSB 5
13243 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_MSB 5
13245 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_WIDTH 1
13247 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_SET_MSK 0x00000020
13249 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_CLR_MSK 0xffffffdf
13251 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_RESET 0x0
13253 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13255 #define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13266 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_LSB 6
13268 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_MSB 7
13270 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_WIDTH 2
13272 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_SET_MSK 0x000000c0
13274 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_CLR_MSK 0xffffff3f
13276 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_RESET 0x0
13278 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13280 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13293 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_LSB 8
13295 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_MSB 12
13297 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_WIDTH 5
13299 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_SET_MSK 0x00001f00
13301 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13303 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_RESET 0x0
13305 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13307 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
13322 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_LSB 13
13324 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_MSB 13
13326 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_WIDTH 1
13328 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_SET_MSK 0x00002000
13330 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_CLR_MSK 0xffffdfff
13332 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_RESET 0x0
13334 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
13336 #define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
13347 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_LSB 14
13349 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_MSB 15
13351 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_WIDTH 2
13353 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_SET_MSK 0x0000c000
13355 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_CLR_MSK 0xffff3fff
13357 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_RESET 0x0
13359 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13361 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13376 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_LSB 16
13378 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_MSB 16
13380 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_WIDTH 1
13382 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_SET_MSK 0x00010000
13384 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_CLR_MSK 0xfffeffff
13386 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_RESET 0x1
13388 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13390 #define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13409 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_LSB 17
13411 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_MSB 18
13413 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_WIDTH 2
13415 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_SET_MSK 0x00060000
13417 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13419 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_RESET 0x2
13421 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13423 #define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13444 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_LSB 19
13446 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_MSB 21
13448 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_WIDTH 3
13450 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_SET_MSK 0x00380000
13452 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_CLR_MSK 0xffc7ffff
13454 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_RESET 0x1
13456 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13458 #define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13469 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_LSB 22
13471 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_MSB 31
13473 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_WIDTH 10
13475 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_SET_MSK 0xffc00000
13477 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_CLR_MSK 0x003fffff
13479 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_RESET 0x0
13481 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13483 #define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13485 #ifndef __ASSEMBLY__
13496 struct ALT_PINMUX_DCTD_IO_CFG_15_s
13498 uint32_t PD_DRV_STRG : 5;
13499 uint32_t PD_SLW_RT : 1;
13500 const uint32_t Reserved_7to6 : 2;
13501 uint32_t PU_DRV_STRG : 5;
13502 uint32_t PU_SLW_RT : 1;
13503 const uint32_t Reserved_15to14 : 2;
13504 uint32_t WK_PU_EN : 1;
13505 uint32_t INPUT_BUF_EN : 2;
13506 uint32_t RTRIM : 3;
13507 const uint32_t Reserved_31to22 : 10;
13511 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_15_s ALT_PINMUX_DCTD_IO_CFG_15_t;
13515 #define ALT_PINMUX_DCTD_IO_CFG_15_RESET 0x000d0008
13517 #define ALT_PINMUX_DCTD_IO_CFG_15_OFST 0x13c
13554 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_LSB 0
13556 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_MSB 4
13558 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_WIDTH 5
13560 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_SET_MSK 0x0000001f
13562 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_CLR_MSK 0xffffffe0
13564 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_RESET 0x8
13566 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13568 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13583 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_LSB 5
13585 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_MSB 5
13587 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_WIDTH 1
13589 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_SET_MSK 0x00000020
13591 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_CLR_MSK 0xffffffdf
13593 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_RESET 0x0
13595 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13597 #define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13608 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_LSB 6
13610 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_MSB 7
13612 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_WIDTH 2
13614 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_SET_MSK 0x000000c0
13616 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_CLR_MSK 0xffffff3f
13618 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_RESET 0x0
13620 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13622 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13635 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_LSB 8
13637 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_MSB 12
13639 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_WIDTH 5
13641 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_SET_MSK 0x00001f00
13643 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13645 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_RESET 0x0
13647 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13649 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
13664 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_LSB 13
13666 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_MSB 13
13668 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_WIDTH 1
13670 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_SET_MSK 0x00002000
13672 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_CLR_MSK 0xffffdfff
13674 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_RESET 0x0
13676 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
13678 #define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
13689 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_LSB 14
13691 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_MSB 15
13693 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_WIDTH 2
13695 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_SET_MSK 0x0000c000
13697 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_CLR_MSK 0xffff3fff
13699 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_RESET 0x0
13701 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13703 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13718 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_LSB 16
13720 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_MSB 16
13722 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_WIDTH 1
13724 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_SET_MSK 0x00010000
13726 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_CLR_MSK 0xfffeffff
13728 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_RESET 0x1
13730 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13732 #define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13751 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_LSB 17
13753 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_MSB 18
13755 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_WIDTH 2
13757 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_SET_MSK 0x00060000
13759 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13761 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_RESET 0x2
13763 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13765 #define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13786 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_LSB 19
13788 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_MSB 21
13790 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_WIDTH 3
13792 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_SET_MSK 0x00380000
13794 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_CLR_MSK 0xffc7ffff
13796 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_RESET 0x1
13798 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13800 #define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13811 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_LSB 22
13813 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_MSB 31
13815 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_WIDTH 10
13817 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_SET_MSK 0xffc00000
13819 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_CLR_MSK 0x003fffff
13821 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_RESET 0x0
13823 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13825 #define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13827 #ifndef __ASSEMBLY__
13838 struct ALT_PINMUX_DCTD_IO_CFG_16_s
13840 uint32_t PD_DRV_STRG : 5;
13841 uint32_t PD_SLW_RT : 1;
13842 const uint32_t Reserved_7to6 : 2;
13843 uint32_t PU_DRV_STRG : 5;
13844 uint32_t PU_SLW_RT : 1;
13845 const uint32_t Reserved_15to14 : 2;
13846 uint32_t WK_PU_EN : 1;
13847 uint32_t INPUT_BUF_EN : 2;
13848 uint32_t RTRIM : 3;
13849 const uint32_t Reserved_31to22 : 10;
13853 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_16_s ALT_PINMUX_DCTD_IO_CFG_16_t;
13857 #define ALT_PINMUX_DCTD_IO_CFG_16_RESET 0x000d0008
13859 #define ALT_PINMUX_DCTD_IO_CFG_16_OFST 0x140
13896 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_LSB 0
13898 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_MSB 4
13900 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_WIDTH 5
13902 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_SET_MSK 0x0000001f
13904 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_CLR_MSK 0xffffffe0
13906 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_RESET 0x8
13908 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13910 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13925 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_LSB 5
13927 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_MSB 5
13929 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_WIDTH 1
13931 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_SET_MSK 0x00000020
13933 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_CLR_MSK 0xffffffdf
13935 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_RESET 0x0
13937 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13939 #define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13950 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_LSB 6
13952 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_MSB 7
13954 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_WIDTH 2
13956 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_SET_MSK 0x000000c0
13958 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_CLR_MSK 0xffffff3f
13960 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_RESET 0x0
13962 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13964 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13977 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_LSB 8
13979 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_MSB 12
13981 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_WIDTH 5
13983 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_SET_MSK 0x00001f00
13985 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13987 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_RESET 0x0
13989 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13991 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
14006 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_LSB 13
14008 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_MSB 13
14010 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_WIDTH 1
14012 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_SET_MSK 0x00002000
14014 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_CLR_MSK 0xffffdfff
14016 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_RESET 0x0
14018 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
14020 #define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
14031 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_LSB 14
14033 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_MSB 15
14035 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_WIDTH 2
14037 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_SET_MSK 0x0000c000
14039 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_CLR_MSK 0xffff3fff
14041 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_RESET 0x0
14043 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
14045 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
14060 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_LSB 16
14062 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_MSB 16
14064 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_WIDTH 1
14066 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_SET_MSK 0x00010000
14068 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_CLR_MSK 0xfffeffff
14070 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_RESET 0x1
14072 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
14074 #define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
14093 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_LSB 17
14095 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_MSB 18
14097 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_WIDTH 2
14099 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_SET_MSK 0x00060000
14101 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
14103 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_RESET 0x2
14105 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
14107 #define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
14128 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_LSB 19
14130 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_MSB 21
14132 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_WIDTH 3
14134 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_SET_MSK 0x00380000
14136 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_CLR_MSK 0xffc7ffff
14138 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_RESET 0x1
14140 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
14142 #define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_SET(value) (((value) << 19) & 0x00380000)
14153 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_LSB 22
14155 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_MSB 31
14157 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_WIDTH 10
14159 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_SET_MSK 0xffc00000
14161 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_CLR_MSK 0x003fffff
14163 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_RESET 0x0
14165 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
14167 #define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
14169 #ifndef __ASSEMBLY__
14180 struct ALT_PINMUX_DCTD_IO_CFG_17_s
14182 uint32_t PD_DRV_STRG : 5;
14183 uint32_t PD_SLW_RT : 1;
14184 const uint32_t Reserved_7to6 : 2;
14185 uint32_t PU_DRV_STRG : 5;
14186 uint32_t PU_SLW_RT : 1;
14187 const uint32_t Reserved_15to14 : 2;
14188 uint32_t WK_PU_EN : 1;
14189 uint32_t INPUT_BUF_EN : 2;
14190 uint32_t RTRIM : 3;
14191 const uint32_t Reserved_31to22 : 10;
14195 typedef volatile struct ALT_PINMUX_DCTD_IO_CFG_17_s ALT_PINMUX_DCTD_IO_CFG_17_t;
14199 #define ALT_PINMUX_DCTD_IO_CFG_17_RESET 0x000d0008
14201 #define ALT_PINMUX_DCTD_IO_CFG_17_OFST 0x144
14203 #ifndef __ASSEMBLY__
14214 struct ALT_PINMUX_DCTD_IO_GRP_s
14216 ALT_PINMUX_DCTD_IO_1_t pinmux_dedicated_io_1;
14217 ALT_PINMUX_DCTD_IO_2_t pinmux_dedicated_io_2;
14218 ALT_PINMUX_DCTD_IO_3_t pinmux_dedicated_io_3;
14219 ALT_PINMUX_DCTD_IO_4_t pinmux_dedicated_io_4;
14220 ALT_PINMUX_DCTD_IO_5_t pinmux_dedicated_io_5;
14221 ALT_PINMUX_DCTD_IO_6_t pinmux_dedicated_io_6;
14222 ALT_PINMUX_DCTD_IO_7_t pinmux_dedicated_io_7;
14223 ALT_PINMUX_DCTD_IO_8_t pinmux_dedicated_io_8;
14224 ALT_PINMUX_DCTD_IO_9_t pinmux_dedicated_io_9;
14225 ALT_PINMUX_DCTD_IO_10_t pinmux_dedicated_io_10;
14226 ALT_PINMUX_DCTD_IO_11_t pinmux_dedicated_io_11;
14227 ALT_PINMUX_DCTD_IO_12_t pinmux_dedicated_io_12;
14228 ALT_PINMUX_DCTD_IO_13_t pinmux_dedicated_io_13;
14229 ALT_PINMUX_DCTD_IO_14_t pinmux_dedicated_io_14;
14230 ALT_PINMUX_DCTD_IO_15_t pinmux_dedicated_io_15;
14231 ALT_PINMUX_DCTD_IO_16_t pinmux_dedicated_io_16;
14232 ALT_PINMUX_DCTD_IO_17_t pinmux_dedicated_io_17;
14233 volatile uint32_t _pad_0x44_0xff[47];
14234 ALT_PINMUX_DCTD_IO_CFG_BANK_t configuration_dedicated_io_bank;
14235 ALT_PINMUX_DCTD_IO_CFG_1_t configuration_dedicated_io_1;
14236 ALT_PINMUX_DCTD_IO_CFG_2_t configuration_dedicated_io_2;
14237 ALT_PINMUX_DCTD_IO_CFG_3_t configuration_dedicated_io_3;
14238 ALT_PINMUX_DCTD_IO_CFG_4_t configuration_dedicated_io_4;
14239 ALT_PINMUX_DCTD_IO_CFG_5_t configuration_dedicated_io_5;
14240 ALT_PINMUX_DCTD_IO_CFG_6_t configuration_dedicated_io_6;
14241 ALT_PINMUX_DCTD_IO_CFG_7_t configuration_dedicated_io_7;
14242 ALT_PINMUX_DCTD_IO_CFG_8_t configuration_dedicated_io_8;
14243 ALT_PINMUX_DCTD_IO_CFG_9_t configuration_dedicated_io_9;
14244 ALT_PINMUX_DCTD_IO_CFG_10_t configuration_dedicated_io_10;
14245 ALT_PINMUX_DCTD_IO_CFG_11_t configuration_dedicated_io_11;
14246 ALT_PINMUX_DCTD_IO_CFG_12_t configuration_dedicated_io_12;
14247 ALT_PINMUX_DCTD_IO_CFG_13_t configuration_dedicated_io_13;
14248 ALT_PINMUX_DCTD_IO_CFG_14_t configuration_dedicated_io_14;
14249 ALT_PINMUX_DCTD_IO_CFG_15_t configuration_dedicated_io_15;
14250 ALT_PINMUX_DCTD_IO_CFG_16_t configuration_dedicated_io_16;
14251 ALT_PINMUX_DCTD_IO_CFG_17_t configuration_dedicated_io_17;
14252 volatile uint32_t _pad_0x148_0x200[46];
14256 typedef volatile struct ALT_PINMUX_DCTD_IO_GRP_s ALT_PINMUX_DCTD_IO_GRP_t;
14258 struct ALT_PINMUX_DCTD_IO_GRP_raw_s
14260 volatile uint32_t pinmux_dedicated_io_1;
14261 volatile uint32_t pinmux_dedicated_io_2;
14262 volatile uint32_t pinmux_dedicated_io_3;
14263 volatile uint32_t pinmux_dedicated_io_4;
14264 volatile uint32_t pinmux_dedicated_io_5;
14265 volatile uint32_t pinmux_dedicated_io_6;
14266 volatile uint32_t pinmux_dedicated_io_7;
14267 volatile uint32_t pinmux_dedicated_io_8;
14268 volatile uint32_t pinmux_dedicated_io_9;
14269 volatile uint32_t pinmux_dedicated_io_10;
14270 volatile uint32_t pinmux_dedicated_io_11;
14271 volatile uint32_t pinmux_dedicated_io_12;
14272 volatile uint32_t pinmux_dedicated_io_13;
14273 volatile uint32_t pinmux_dedicated_io_14;
14274 volatile uint32_t pinmux_dedicated_io_15;
14275 volatile uint32_t pinmux_dedicated_io_16;
14276 volatile uint32_t pinmux_dedicated_io_17;
14277 uint32_t _pad_0x44_0xff[47];
14278 volatile uint32_t configuration_dedicated_io_bank;
14279 volatile uint32_t configuration_dedicated_io_1;
14280 volatile uint32_t configuration_dedicated_io_2;
14281 volatile uint32_t configuration_dedicated_io_3;
14282 volatile uint32_t configuration_dedicated_io_4;
14283 volatile uint32_t configuration_dedicated_io_5;
14284 volatile uint32_t configuration_dedicated_io_6;
14285 volatile uint32_t configuration_dedicated_io_7;
14286 volatile uint32_t configuration_dedicated_io_8;
14287 volatile uint32_t configuration_dedicated_io_9;
14288 volatile uint32_t configuration_dedicated_io_10;
14289 volatile uint32_t configuration_dedicated_io_11;
14290 volatile uint32_t configuration_dedicated_io_12;
14291 volatile uint32_t configuration_dedicated_io_13;
14292 volatile uint32_t configuration_dedicated_io_14;
14293 volatile uint32_t configuration_dedicated_io_15;
14294 volatile uint32_t configuration_dedicated_io_16;
14295 volatile uint32_t configuration_dedicated_io_17;
14296 uint32_t _pad_0x148_0x200[46];
14300 typedef volatile struct ALT_PINMUX_DCTD_IO_GRP_raw_s ALT_PINMUX_DCTD_IO_GRP_raw_t;
14339 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_LSB 0
14341 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_MSB 0
14343 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_WIDTH 1
14345 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_SET_MSK 0x00000001
14347 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14349 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_RESET 0x0
14351 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14353 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14364 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_LSB 1
14366 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_MSB 31
14368 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_WIDTH 31
14370 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14372 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_CLR_MSK 0x00000001
14374 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_RESET 0x0
14376 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14378 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14380 #ifndef __ASSEMBLY__
14391 struct ALT_PINMUX_FPGA_EMAC0_USEFPGA_s
14394 const uint32_t Reserved : 31;
14398 typedef volatile struct ALT_PINMUX_FPGA_EMAC0_USEFPGA_s ALT_PINMUX_FPGA_EMAC0_USEFPGA_t;
14402 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RESET 0x00000000
14404 #define ALT_PINMUX_FPGA_EMAC0_USEFPGA_OFST 0x0
14437 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_LSB 0
14439 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_MSB 0
14441 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_WIDTH 1
14443 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_SET_MSK 0x00000001
14445 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14447 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_RESET 0x0
14449 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14451 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14462 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_LSB 1
14464 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_MSB 31
14466 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_WIDTH 31
14468 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14470 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_CLR_MSK 0x00000001
14472 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_RESET 0x0
14474 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14476 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14478 #ifndef __ASSEMBLY__
14489 struct ALT_PINMUX_FPGA_EMAC1_USEFPGA_s
14492 const uint32_t Reserved : 31;
14496 typedef volatile struct ALT_PINMUX_FPGA_EMAC1_USEFPGA_s ALT_PINMUX_FPGA_EMAC1_USEFPGA_t;
14500 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RESET 0x00000000
14502 #define ALT_PINMUX_FPGA_EMAC1_USEFPGA_OFST 0x4
14535 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_LSB 0
14537 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_MSB 0
14539 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_WIDTH 1
14541 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_SET_MSK 0x00000001
14543 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_CLR_MSK 0xfffffffe
14545 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_RESET 0x0
14547 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14549 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14560 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_LSB 1
14562 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_MSB 31
14564 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_WIDTH 31
14566 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_SET_MSK 0xfffffffe
14568 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_CLR_MSK 0x00000001
14570 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_RESET 0x0
14572 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14574 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14576 #ifndef __ASSEMBLY__
14587 struct ALT_PINMUX_FPGA_EMAC2_USEFPGA_s
14590 const uint32_t Reserved : 31;
14594 typedef volatile struct ALT_PINMUX_FPGA_EMAC2_USEFPGA_s ALT_PINMUX_FPGA_EMAC2_USEFPGA_t;
14598 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RESET 0x00000000
14600 #define ALT_PINMUX_FPGA_EMAC2_USEFPGA_OFST 0x8
14633 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_LSB 0
14635 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_MSB 0
14637 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_WIDTH 1
14639 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_SET_MSK 0x00000001
14641 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14643 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_RESET 0x0
14645 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14647 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14658 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_LSB 1
14660 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_MSB 31
14662 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_WIDTH 31
14664 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14666 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_CLR_MSK 0x00000001
14668 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_RESET 0x0
14670 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14672 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14674 #ifndef __ASSEMBLY__
14685 struct ALT_PINMUX_FPGA_I2C0_USEFPGA_s
14688 const uint32_t Reserved : 31;
14692 typedef volatile struct ALT_PINMUX_FPGA_I2C0_USEFPGA_s ALT_PINMUX_FPGA_I2C0_USEFPGA_t;
14696 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_RESET 0x00000000
14698 #define ALT_PINMUX_FPGA_I2C0_USEFPGA_OFST 0xc
14731 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_LSB 0
14733 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_MSB 0
14735 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_WIDTH 1
14737 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_SET_MSK 0x00000001
14739 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14741 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_RESET 0x0
14743 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14745 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14756 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_LSB 1
14758 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_MSB 31
14760 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_WIDTH 31
14762 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14764 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_CLR_MSK 0x00000001
14766 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_RESET 0x0
14768 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14770 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14772 #ifndef __ASSEMBLY__
14783 struct ALT_PINMUX_FPGA_I2C1_USEFPGA_s
14786 const uint32_t Reserved : 31;
14790 typedef volatile struct ALT_PINMUX_FPGA_I2C1_USEFPGA_s ALT_PINMUX_FPGA_I2C1_USEFPGA_t;
14794 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_RESET 0x00000000
14796 #define ALT_PINMUX_FPGA_I2C1_USEFPGA_OFST 0x10
14829 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_LSB 0
14831 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_MSB 0
14833 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_WIDTH 1
14835 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_SET_MSK 0x00000001
14837 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14839 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_RESET 0x0
14841 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14843 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14854 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_LSB 1
14856 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_MSB 31
14858 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_WIDTH 31
14860 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14862 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_CLR_MSK 0x00000001
14864 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_RESET 0x0
14866 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14868 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14870 #ifndef __ASSEMBLY__
14881 struct ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_s
14884 const uint32_t Reserved : 31;
14888 typedef volatile struct ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_s ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_t;
14892 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RESET 0x00000000
14894 #define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_OFST 0x14
14927 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_LSB 0
14929 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_MSB 0
14931 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_WIDTH 1
14933 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_SET_MSK 0x00000001
14935 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14937 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_RESET 0x0
14939 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14941 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14952 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_LSB 1
14954 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_MSB 31
14956 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_WIDTH 31
14958 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14960 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_CLR_MSK 0x00000001
14962 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_RESET 0x0
14964 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14966 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14968 #ifndef __ASSEMBLY__
14979 struct ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_s
14982 const uint32_t Reserved : 31;
14986 typedef volatile struct ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_s ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_t;
14990 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RESET 0x00000000
14992 #define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_OFST 0x18
15025 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_LSB 0
15027 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_MSB 0
15029 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_WIDTH 1
15031 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_SET_MSK 0x00000001
15033 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_CLR_MSK 0xfffffffe
15035 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_RESET 0x0
15037 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15039 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15050 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_LSB 1
15052 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_MSB 31
15054 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_WIDTH 31
15056 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_SET_MSK 0xfffffffe
15058 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_CLR_MSK 0x00000001
15060 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_RESET 0x0
15062 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15064 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15066 #ifndef __ASSEMBLY__
15077 struct ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_s
15080 const uint32_t Reserved : 31;
15084 typedef volatile struct ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_s ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_t;
15088 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RESET 0x00000000
15090 #define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_OFST 0x1c
15123 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_LSB 0
15125 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_MSB 0
15127 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_WIDTH 1
15129 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_SET_MSK 0x00000001
15131 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_CLR_MSK 0xfffffffe
15133 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_RESET 0x0
15135 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15137 #define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15148 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_LSB 1
15150 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_MSB 31
15152 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_WIDTH 31
15154 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_SET_MSK 0xfffffffe
15156 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_CLR_MSK 0x00000001
15158 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_RESET 0x0
15160 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15162 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15164 #ifndef __ASSEMBLY__
15175 struct ALT_PINMUX_FPGA_NAND_USEFPGA_s
15178 const uint32_t Reserved : 31;
15182 typedef volatile struct ALT_PINMUX_FPGA_NAND_USEFPGA_s ALT_PINMUX_FPGA_NAND_USEFPGA_t;
15186 #define ALT_PINMUX_FPGA_NAND_USEFPGA_RESET 0x00000000
15188 #define ALT_PINMUX_FPGA_NAND_USEFPGA_OFST 0x20
15221 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_LSB 0
15223 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_MSB 0
15225 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_WIDTH 1
15227 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_SET_MSK 0x00000001
15229 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_CLR_MSK 0xfffffffe
15231 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_RESET 0x0
15233 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15235 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15246 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_LSB 1
15248 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_MSB 31
15250 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_WIDTH 31
15252 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_SET_MSK 0xfffffffe
15254 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_CLR_MSK 0x00000001
15256 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_RESET 0x0
15258 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15260 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15262 #ifndef __ASSEMBLY__
15273 struct ALT_PINMUX_FPGA_QSPI_USEFPGA_s
15276 const uint32_t Reserved : 31;
15280 typedef volatile struct ALT_PINMUX_FPGA_QSPI_USEFPGA_s ALT_PINMUX_FPGA_QSPI_USEFPGA_t;
15284 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_RESET 0x00000000
15286 #define ALT_PINMUX_FPGA_QSPI_USEFPGA_OFST 0x24
15319 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_LSB 0
15321 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_MSB 0
15323 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_WIDTH 1
15325 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_SET_MSK 0x00000001
15327 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_CLR_MSK 0xfffffffe
15329 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_RESET 0x0
15331 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15333 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15344 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_LSB 1
15346 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_MSB 31
15348 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_WIDTH 31
15350 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_SET_MSK 0xfffffffe
15352 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_CLR_MSK 0x00000001
15354 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_RESET 0x0
15356 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15358 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15360 #ifndef __ASSEMBLY__
15371 struct ALT_PINMUX_FPGA_SDMMC_USEFPGA_s
15374 const uint32_t Reserved : 31;
15378 typedef volatile struct ALT_PINMUX_FPGA_SDMMC_USEFPGA_s ALT_PINMUX_FPGA_SDMMC_USEFPGA_t;
15382 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RESET 0x00000000
15384 #define ALT_PINMUX_FPGA_SDMMC_USEFPGA_OFST 0x28
15417 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_LSB 0
15419 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_MSB 0
15421 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_WIDTH 1
15423 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_SET_MSK 0x00000001
15425 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15427 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_RESET 0x0
15429 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15431 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15442 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_LSB 1
15444 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_MSB 31
15446 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_WIDTH 31
15448 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15450 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_CLR_MSK 0x00000001
15452 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_RESET 0x0
15454 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15456 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15458 #ifndef __ASSEMBLY__
15469 struct ALT_PINMUX_FPGA_SPIM0_USEFPGA_s
15472 const uint32_t Reserved : 31;
15476 typedef volatile struct ALT_PINMUX_FPGA_SPIM0_USEFPGA_s ALT_PINMUX_FPGA_SPIM0_USEFPGA_t;
15480 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RESET 0x00000000
15482 #define ALT_PINMUX_FPGA_SPIM0_USEFPGA_OFST 0x2c
15515 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_LSB 0
15517 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_MSB 0
15519 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_WIDTH 1
15521 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_SET_MSK 0x00000001
15523 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15525 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_RESET 0x0
15527 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15529 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15540 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_LSB 1
15542 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_MSB 31
15544 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_WIDTH 31
15546 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15548 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_CLR_MSK 0x00000001
15550 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_RESET 0x0
15552 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15554 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15556 #ifndef __ASSEMBLY__
15567 struct ALT_PINMUX_FPGA_SPIM1_USEFPGA_s
15570 const uint32_t Reserved : 31;
15574 typedef volatile struct ALT_PINMUX_FPGA_SPIM1_USEFPGA_s ALT_PINMUX_FPGA_SPIM1_USEFPGA_t;
15578 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RESET 0x00000000
15580 #define ALT_PINMUX_FPGA_SPIM1_USEFPGA_OFST 0x30
15613 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_LSB 0
15615 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_MSB 0
15617 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_WIDTH 1
15619 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_SET_MSK 0x00000001
15621 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15623 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_RESET 0x0
15625 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15627 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15638 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_LSB 1
15640 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_MSB 31
15642 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_WIDTH 31
15644 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15646 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_CLR_MSK 0x00000001
15648 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_RESET 0x0
15650 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15652 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15654 #ifndef __ASSEMBLY__
15665 struct ALT_PINMUX_FPGA_SPIS0_USEFPGA_s
15668 const uint32_t Reserved : 31;
15672 typedef volatile struct ALT_PINMUX_FPGA_SPIS0_USEFPGA_s ALT_PINMUX_FPGA_SPIS0_USEFPGA_t;
15676 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RESET 0x00000000
15678 #define ALT_PINMUX_FPGA_SPIS0_USEFPGA_OFST 0x34
15711 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_LSB 0
15713 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_MSB 0
15715 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_WIDTH 1
15717 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_SET_MSK 0x00000001
15719 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15721 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_RESET 0x0
15723 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15725 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15736 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_LSB 1
15738 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_MSB 31
15740 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_WIDTH 31
15742 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15744 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_CLR_MSK 0x00000001
15746 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_RESET 0x0
15748 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15750 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15752 #ifndef __ASSEMBLY__
15763 struct ALT_PINMUX_FPGA_SPIS1_USEFPGA_s
15766 const uint32_t Reserved : 31;
15770 typedef volatile struct ALT_PINMUX_FPGA_SPIS1_USEFPGA_s ALT_PINMUX_FPGA_SPIS1_USEFPGA_t;
15774 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RESET 0x00000000
15776 #define ALT_PINMUX_FPGA_SPIS1_USEFPGA_OFST 0x38
15809 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_LSB 0
15811 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_MSB 0
15813 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_WIDTH 1
15815 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_SET_MSK 0x00000001
15817 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15819 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_RESET 0x0
15821 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15823 #define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15834 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_LSB 1
15836 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_MSB 31
15838 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_WIDTH 31
15840 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15842 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_CLR_MSK 0x00000001
15844 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_RESET 0x0
15846 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15848 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15850 #ifndef __ASSEMBLY__
15861 struct ALT_PINMUX_FPGA_UART0_USEFPGA_s
15864 const uint32_t Reserved : 31;
15868 typedef volatile struct ALT_PINMUX_FPGA_UART0_USEFPGA_s ALT_PINMUX_FPGA_UART0_USEFPGA_t;
15872 #define ALT_PINMUX_FPGA_UART0_USEFPGA_RESET 0x00000000
15874 #define ALT_PINMUX_FPGA_UART0_USEFPGA_OFST 0x3c
15907 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_LSB 0
15909 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_MSB 0
15911 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_WIDTH 1
15913 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_SET_MSK 0x00000001
15915 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15917 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_RESET 0x0
15919 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15921 #define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15932 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_LSB 1
15934 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_MSB 31
15936 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_WIDTH 31
15938 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15940 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_CLR_MSK 0x00000001
15942 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_RESET 0x0
15944 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15946 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15948 #ifndef __ASSEMBLY__
15959 struct ALT_PINMUX_FPGA_UART1_USEFPGA_s
15962 const uint32_t Reserved : 31;
15966 typedef volatile struct ALT_PINMUX_FPGA_UART1_USEFPGA_s ALT_PINMUX_FPGA_UART1_USEFPGA_t;
15970 #define ALT_PINMUX_FPGA_UART1_USEFPGA_RESET 0x00000000
15972 #define ALT_PINMUX_FPGA_UART1_USEFPGA_OFST 0x40
15974 #ifndef __ASSEMBLY__
15985 struct ALT_PINMUX_FPGA_INTERFACE_GRP_s
15987 ALT_PINMUX_FPGA_EMAC0_USEFPGA_t pinmux_emac0_usefpga;
15988 ALT_PINMUX_FPGA_EMAC1_USEFPGA_t pinmux_emac1_usefpga;
15989 ALT_PINMUX_FPGA_EMAC2_USEFPGA_t pinmux_emac2_usefpga;
15990 ALT_PINMUX_FPGA_I2C0_USEFPGA_t pinmux_i2c0_usefpga;
15991 ALT_PINMUX_FPGA_I2C1_USEFPGA_t pinmux_i2c1_usefpga;
15992 ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_t pinmux_i2c_emac0_usefpga;
15993 ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_t pinmux_i2c_emac1_usefpga;
15994 ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_t pinmux_i2c_emac2_usefpga;
15995 ALT_PINMUX_FPGA_NAND_USEFPGA_t pinmux_nand_usefpga;
15996 ALT_PINMUX_FPGA_QSPI_USEFPGA_t pinmux_qspi_usefpga;
15997 ALT_PINMUX_FPGA_SDMMC_USEFPGA_t pinmux_sdmmc_usefpga;
15998 ALT_PINMUX_FPGA_SPIM0_USEFPGA_t pinmux_spim0_usefpga;
15999 ALT_PINMUX_FPGA_SPIM1_USEFPGA_t pinmux_spim1_usefpga;
16000 ALT_PINMUX_FPGA_SPIS0_USEFPGA_t pinmux_spis0_usefpga;
16001 ALT_PINMUX_FPGA_SPIS1_USEFPGA_t pinmux_spis1_usefpga;
16002 ALT_PINMUX_FPGA_UART0_USEFPGA_t pinmux_uart0_usefpga;
16003 ALT_PINMUX_FPGA_UART1_USEFPGA_t pinmux_uart1_usefpga;
16004 volatile uint32_t _pad_0x44_0x100[47];
16008 typedef volatile struct ALT_PINMUX_FPGA_INTERFACE_GRP_s ALT_PINMUX_FPGA_INTERFACE_GRP_t;
16010 struct ALT_PINMUX_FPGA_INTERFACE_GRP_raw_s
16012 volatile uint32_t pinmux_emac0_usefpga;
16013 volatile uint32_t pinmux_emac1_usefpga;
16014 volatile uint32_t pinmux_emac2_usefpga;
16015 volatile uint32_t pinmux_i2c0_usefpga;
16016 volatile uint32_t pinmux_i2c1_usefpga;
16017 volatile uint32_t pinmux_i2c_emac0_usefpga;
16018 volatile uint32_t pinmux_i2c_emac1_usefpga;
16019 volatile uint32_t pinmux_i2c_emac2_usefpga;
16020 volatile uint32_t pinmux_nand_usefpga;
16021 volatile uint32_t pinmux_qspi_usefpga;
16022 volatile uint32_t pinmux_sdmmc_usefpga;
16023 volatile uint32_t pinmux_spim0_usefpga;
16024 volatile uint32_t pinmux_spim1_usefpga;
16025 volatile uint32_t pinmux_spis0_usefpga;
16026 volatile uint32_t pinmux_spis1_usefpga;
16027 volatile uint32_t pinmux_uart0_usefpga;
16028 volatile uint32_t pinmux_uart1_usefpga;
16029 uint32_t _pad_0x44_0x100[47];
16033 typedef volatile struct ALT_PINMUX_FPGA_INTERFACE_GRP_raw_s ALT_PINMUX_FPGA_INTERFACE_GRP_raw_t;